负责公司下一代自研高性能RISC-V服务器CPU执行子系统的核心微架构定义
针对超宽发射、超深乱序执行窗口、多线程架构进行前瞻性技术探索与PPA的极致平衡
主导执行子系统关键模块的微架构设计与RTL开发，涵盖高频指令调度器（Issue Queue）、物理寄存器堆（PRF）管理、低延迟旁路网络（Bypass Network）、多样化执行单元以及高效的分支预测失败恢复机制
参与或主导执行子系统C-Model/C++模拟器的开发与校准
基于云原生与大规模数据处理等真实工作负载，进行IPC瓶颈深度剖析与微架构调优
作为技术骨干，与验证（DV）及物理设计（PD）团队紧密协同，解决先进制程下高主频带来的时序收敛难题，确保核心IP的成功硅片级落地
紧跟学术界前沿动态，推动内部微架构创新成果在顶会发表
代表团队深度参与RISC-V国际基金会（RVI）或外部合作项目，推进行业标准定义