字节跳动
芯片DFT工程师（深圳）
芯片DFT工程师（深圳）
发布于 大约 16 小时前普通员工/个人贡献者
深圳市
中级经验
全职员工
仅现场办公
硕士
SoC
STA
TCL
DFT
ATPG
EDA
ATE测试
MBIST
AI 估算 · 25k–45k
芯片设计岗技术壁垒高，字节跳动平台加持，深圳地区薪资有竞争力。
职位详情
关于这个职位
该职位是字节跳动芯片团队的DFT工程师，负责SoC芯片的可测性设计（DFT），包括扫描链、内存BIST和ATPG等工作，并参与ATE测试调试
要求2年以上DFT经验，掌握EDA工具和脚本编程，适合想在芯片设计领域深耕的工程师
最低要求
研究生学历，微电子/电子/计算机等相关专业毕业，2年以上DFT工作经验
具备熟练的脚本技能（例如TCL，Perl，Python等）
熟练使用DFT EDA工具，掌握DFT原理和方法
良好的团队合作精神，认真负责的工作态度
良好的沟通能力，英语读写顺畅
工作职责
负责SoC芯片中的DFT相关工作，包括Scan，MBIST，ATPG，Boundary Scan等等
和其他团队合作，完成芯片设计过程中相关的Timing/Power-IR分析和收敛
流片后进行ATE测试，包括向量调试，覆盖率优化，解决测试中遇到的各种问题
优先资格
熟悉综合/STA者优先
AI 洞察
优缺点分析
优点
- 字节跳动芯片团队技术实力强，项目涵盖先进工艺，能快速提升专业技能
- 薪酬福利在行业内具有竞争力，股票期权等长期激励
- 深圳芯片产业生态完善，职业发展机会多
- 需与多团队紧密协作，沟通协调成本高
- 技术迭代快，需持续学习新工具和新方法
- 适合有2年以上DFT经验、热爱芯片设计、抗压能力强、希望在头部平台成长的工程师
缺点 / 挑战
- 芯片项目周期紧，流片节点压力大，加班可能较多
角色解读
- 向高级DFT工程师或DFT专家方向纵向发展
- 可横向转型为芯片后端设计（PD）或验证工程师
- 在字节跳动可接触到先进工艺和复杂SoC，积累宝贵经验
- 负责SoC芯片的DFT设计，包括扫描链、MBIST、ATPG等可测性设计实现
- 与后端和验证团队协作，完成时序和功耗分析的收敛工作
- 流片后负责ATE测试向量调试和覆盖率优化，解决测试中的问题
- 精通DFT原理和主流EDA工具（如Tessent、Synopsys DFT Compiler）
- 熟练编写TCL/Perl/Python脚本，实现自动化流程
- 了解综合、STA流程者优先，具备良好的团队沟通能力
申请策略
- 深入了解字节跳动的芯片业务方向和产品，展示对芯片设计的热情
- 面试前复习DFT基础理论和典型面试题，准备好项目案例
- 突出DFT项目经验，详述在Scan/MBIST/ATPG中的具体工作
- 强调脚本开发和EDA工具使用熟练度，列举实际案例
- 展示ATE测试调试和覆盖率优化的成果
- 补充STA和综合知识，提升Timing分析能力
- 学习Python脚本，提高自动化效率
- 了解先进工艺（如7nm/5nm）的DFT挑战和解决方案
面试指南
- 采用‘总-分-总’结构，先概述再细节最后总结
- 结合具体项目案例，突出解决问题的思路和方法
- 展示团队协作和沟通能力，强调跨团队合作经验
- 请介绍DFT的基本流程和你参与过的相关项目
- 如果ATPG覆盖率较低，你会如何分析和优化？
- Scan chain插入时如何考虑时序约束？
- 分享一次你通过脚本解决DFT问题的经历
- 如何与后端团队协作解决timing/power相关问题？
匹配度报告
69
综合匹配度
字节跳动芯片DFT岗，技术前沿薪酬高，但工作强度大。
适合人群
适合追求技术成长和薪酬回报，能接受高强度工作节奏的求职者。
最强匹配
薪资福利匹配
最弱匹配
工作生活匹配
薪资福利85
成长发展80
工作生活40
使命价值70
薪资福利匹配
85较高
字节跳动为已上市巨头，薪资福利在行业中有较强竞争力，但未在JD中明确具体薪酬和福利。
薪资信号未披露（AI估算：25K-45K/月）
成长发展匹配
80较高
涉及先进工艺和前沿DFT技术，成长空间大，但JD未提及明确的培训或晋升通道。
技术前沿前沿/新兴技术
技术栈DFT、Scan、MBIST、ATPG、TCL、Perl、Python、EDA、STA
业务类型ambiguous
工作生活匹配
40较低
仅现场办公，未提及弹性或远程，芯片行业通常强度较大，WLB一般。
工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值匹配
70中等
芯片国产化趋势下，该岗位具有一定的社会价值和使命感，行业处于高速增长期。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
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