负责先进节点SoC设计的全芯片静态时序分析和签核
开发和维护STA约束（SDC）和时序方法学
执行模块级和顶层时序分析，调试违规，并指导设计团队实现时序收敛
与RTL、综合和物理设计团队合作，解决建立/保持时间、时钟偏斜、噪声和转换问题
通过约束优化、逻辑重构建议、ECO指导和物理优化反馈来优化时序
分析和验证时序模型，包括Liberty (.lib)、SPEF和SDF
支持时序相关的签核流程，包括OCV/AOCV/POCV、串扰分析和MCMM时序收敛
在方法学开发、工具评估和流程自动化方面提供技术领导力
与跨职能团队（DFT、电源、架构）协作，确保所有设计模式和角点下时序的一致性
指导初级工程师掌握STA基础知识、流程使用和调试技巧