小米
处理器集成设计工程师
处理器集成设计工程师
发布于 大约 14 小时前普通员工/个人贡献者
上海市
高级经验
全职员工
仅现场办公
硕士
硬件工程
SystemVerilog
ARM
SoC集成
RISC-V
UCIe
计算机体系结构
VCS
Genus
Gem5
AI 估算 · 25k–45k
小米已上市，芯片工程师薪资较高，硕士+门槛，结合上海行情，月薪25K-45K，15薪合理。
职位详情
关于这个职位
作为小米的处理器集成设计工程师，你将参与或主导芯片顶层集成架构设计，包括CPU、Cache、NoC等子系统的集成与调优
你需要搭建验证环境，制定时序约束，并与架构、设计、软件团队协作，确保端侧AI芯片的性能目标
该职位要求深入理解计算机体系结构和SoC集成流程，有流片经验者优先
最低要求
硕士及以上学历，计算机/电子工程/微电子等相关专业
精通计算机体系结构核心理论，深入理解处理器SoC集成架构（总线/互联、中断、时钟树、电源域）
熟悉ARM/RISC-V处理器SoC集成流程，熟练使用Verilog/SystemVerilog，掌握主流EDA工具链（VCS/Genus/Innovus等）
掌握Gem5/VCS等仿真工具链，在SoC集成/子系统接口联调/时序收敛/低功耗集成至少一个方向有深度研究
有RTL集成设计或芯片流片经验者优先
具备异构计算SoC集成经验（如CPU+NPU+DSP）、多Die/Chiplet集成设计经验或跨领域（芯片集成+AI框架/编译器）协作经验者优先
工作职责
参与或主导处理器顶层集成架构设计，完成子系统（CPU Core、Cache、NoC互联、外设接口等）的集成方案制定、RTL集成与调优
负责处理器SoC级集成验证环境搭建，包括子系统间接口联调、时钟/复位/电源管理集成、中断控制器集成等
主导处理器顶层时序约束（SDC）制定与时序收敛，协同后端团队确保芯片PPA目标达成
与处理器架构、各子系统设计（AI计算、存储、Vector/Matrix）、验证、软件团队协同，确保集成方案与各子系统架构的高效配合，支撑端侧AI芯片的整体性能目标
跟踪业界处理器SoC集成架构前沿技术（如UCIe/CXL片间互联、Chiplet集成、异构计算集成），输出技术洞察，牵引集成架构演进方向
参与芯片流片和回片验证，负责处理器集成层面的Bring-up调试和问题定位，确保芯片集成方案的工程落地
AI 洞察
优缺点分析
优点
- 小米作为大厂，芯片业务投入大，产品线丰富，端侧AI芯片是未来方向，技术栈前沿
- 职位涉及完整SoC集成流程，从架构到流片，能积累硬核技能，提升竞争力
- 团队协作广泛，与架构、设计、验证、软件团队紧密配合，接触多个技术领域
- 对基础理论要求高，需要持续学习前沿技术如Chiplet、UCIe，知识更新快
- 适合对计算机体系结构有深入理解、热爱芯片底层设计、愿意在高端技术领域深耕的工程师
缺点 / 挑战
- 芯片集成设计复杂度高，时序收敛、低功耗集成等挑战大，需要很强的逻辑和系统思维
- 流片周期长，压力较大，需要耐心和细致，且问题定位可能耗费大量时间
角色解读
- 可以成为处理器集成领域的架构师，主导更大规模、更复杂的SoC集成方案
- 可向芯片设计全流程专家发展，涵盖前端、后端、验证等多个环节
- 也可转向AI芯片架构或Chiplet集成等前沿方向，成为技术领军人物
- 设计并集成处理器顶层的各个子系统，如CPU核心、缓存、互联总线等，制定集成方案并进行RTL代码开发与调优
- 搭建SoC级集成验证环境，确保各模块间接口正确，时钟、复位、电源管理、中断控制器等集成无虞
- 主导时序约束制定与收敛，协同后端团队达成芯片的功耗、性能、面积目标
- 精通计算机体系结构，深入理解处理器SoC集成架构，包括总线、中断、时钟树、电源域
- 熟练使用Verilog/SystemVerilog，掌握主流EDA工具链如VCS、Genus、Innovus
- 熟悉ARM或RISC-V处理器SoC集成流程，具备仿真工具链能力，如Gem5/VCS
申请策略
- 了解小米的芯片产品线（如澎湃系列），在面试中展现对方向的理解和兴趣
- 准备一个完整的SoC集成项目案例，从架构到实现，能清晰讲解决策过程
- 重点突出SoC集成项目经验，特别是RTL集成、时序收敛、低功耗设计的实际成果
- 强调对ARM/RISC-V体系结构的理解，以及使用的EDA工具和仿真平台
- 如有流片经验或Chiplet、异构计算相关经历，务必详细描述，这是加分项
- 展示团队协作和跨领域沟通能力，如与软件或后端团队的协作案例
- 补充Chiplet/UCIe等先进封装互连技术知识，阅读相关论文或白皮书
- 加深对Gem5等仿真工具的使用，尝试搭建小型SoC模型进行实践
面试指南
- 采用STAR原则（情境、任务、行动、结果）来结构化回答项目经验
- 对于技术概念题，先给出定义，再从层次结构（系统层、模块层）逐步深入，并结合实际设计中的trade-off
- 通过画图辅助说明，梳理时钟域、电源域、互联结构等，清晰展示思路
- 请描述一次你主导SoC集成的经历，遇到了哪些时序收敛问题，如何解决？
- 解释ARM或RISC-V的异常处理机制，以及中断控制器在SoC中的集成方法
- 如何处理多时钟域和异步接口同步？请举例说明
- 对Chiplet集成了解多少？UCIe协议的关键挑战是什么？
- 复习计算机体系结构经典教材（如Computer Architecture: A Quantitative Approach），重点理解Cache一致性、内存序、总线协议
匹配度报告
69
综合匹配度
大厂芯片核心岗，前沿技术栈，学习发展空间大，WLB一般。
适合人群
适合追求技术深度和前沿发展、愿意在芯片领域深耕的工程师，但需接受较高的工作强度。
最强匹配
成长发展匹配
最弱匹配
工作生活匹配
薪资福利75
成长发展90
工作生活40
使命价值70
薪资福利匹配
75中等
小米已上市，薪资在大厂中具有竞争力，但职位未明确具体薪资和福利，薪酬信号为未披露。
薪资信号未披露（AI估算：25K-45K/月）
成长发展匹配
90较高
该职位涉及前沿Chiplet/UCIe技术，需深度掌握体系结构和SoC集成，成长空间大，明确提及技术洞察和演进方向。
技术前沿前沿/新兴技术
技术栈SoC集成、Chiplet、UCIe、异构计算、ARM、RISC-V
成长机会输出技术洞察、牵引集成架构演进方向
业务类型profit_center
工作生活匹配
40较低
芯片行业通常工作强度大，JD未提及WLB相关内容，预计为仅现场办公，且未提弹性工时。
工作模式仅现场办公
办公地点市区核心地段
加班情况未提及（无法判断）
使命价值匹配
70中等
端侧AI芯片是高速增长赛道，对国产芯片自主化有社会价值，但职位描述未明确使命导向。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
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