小米
顶尖应届-模拟芯片设计（高速接口）工程师-芯片
顶尖应届-模拟芯片设计（高速接口）工程师-芯片
发布于 2 天前普通员工/个人贡献者
上海市
无经验要求
全职员工
仅现场办公
博士
硬件工程
Cdr
Ctle
Matlab
Pam4
Serdes
Adc-Dsp
Fir均衡
Vga
高速模拟电路
AI 估算 · 30k–50k
小米芯片研发岗，博士应届起薪较高，高速接口方向稀缺，竞争力强，年薪预计45-75万。
职位详情
关于这个职位
该职位负责高速SerDes芯片中的模拟电路设计，包括ADC-DSP架构的SerDes收发机、模拟前端、时钟和发送端电路
你将参与从架构定义到硅片调试的全流程，使用先进工艺节点（7nm及以下），适合有模拟IC设计背景的博士应届生
最低要求
微电子、集成电路、电子工程等相关专业博士研究生，有SerDes或高速链路相关项目经历优先
扎实的模拟电路设计基础，深入理解运放、比较器、带隙基准、LDO等基本模块
具备以下至少一项的独立设计与流片经验:
高速TX Driver/Pre-Driver/FIR均衡电路
高速CTLE/VGA/DFE模拟前端
高速ADC (SAR/ Pipeline/TI-ADC，采样率≥ 4GS/s)
高速时钟电路(VCO/PI/DLL)
熟练使用Cadence Virtuoso、Spectre、Calibre等EDA工具;
具备混合信号仿真能力，能进行系统级建模与性能评估;
良好的英文技术文档阅读和沟通能力
工作职责
参与ADC-DSP架构SerDes收发机的整体架构定义与指标分解，与数字/DSP团队协同完成系统级性能目标
负责高速SerDes PHY中模拟前端(AFE)电路的设计与验证，包括但不限于CTLE、VGA、ADC及其辅助电路设计
完成SerDes通道前端的时钟方案设计，包括CDR环路中的模拟部分(VCO、Phase Interpolator、Charge Pump等)
负责发送端(TX)模拟电路设计，包括TX Driver、Pre-Driver的驱动能力与回波损耗优化
设计与优化TX端FIR均衡器的模拟实现，确保多Tap抽头系数的精度、线性度及PVT稳定性
进行电路级与系统级混合仿真(MATLAB/Verilog-A/Spectre)，评估BER、Jitter、SNDR等关键指标
与版图工程师紧密合作，确保高速信号路径的寄生优化与匹配性设计
支持芯片从流片到量产阶段的测试调试，定位并解决硅片问题(Silicon Debug)
跟踪先进工艺节点(7nm/5nm/3nm及以下)下模拟电路的设计挑战与技术趋势
优先资格
有SerDes或高速链路相关项目经历优先
AI 洞察
优缺点分析
优点
- 小米作为头部企业，芯片研发投入大，平台资源丰富，能接触先进工艺和前沿设计
- 高速SerDes是数据中心和通信基础设施的核心，技能稀缺性强，职业前景广阔
- 能参与从架构到量产的全流程，积累完整的流片和调试经验
- 模拟IC设计学习曲线陡峭，需要深厚的理论基础和大量工程实践
- 适合对模拟电路有浓厚兴趣、博士研究方向与高速接口相关、抗压能力强且追求技术深度的应届PhD
缺点 / 挑战
- 流片成本高、周期长，一次错误可能带来数月延误，工作压力较大
- 先进工艺下版图寄生、工艺变异等问题复杂，debug过程极具挑战
角色解读
- 从模拟电路工程师向系统架构师发展，深入理解ADC-DSP融合的SerDes架构
- 随着工艺演进和数据速率提升（如224Gbps到448Gbps），成为高速接口领域的专家
- 可横向拓展到其他模拟/RF方向，或转向芯片项目管理、技术领导岗位
- 参与定义和设计高速SerDes收发机的模拟前端，包括CTLE、VGA、ADC等关键模块
- 负责时钟电路设计，如VCO、Phase Interpolator，确保CDR环路稳定
- 设计发送端驱动器及FIR均衡器，优化信号质量并控制回波损耗
- 完成电路级与系统级混合仿真，评估误码率、抖动等指标，并支持硅片测试调试
- 扎实的模拟IC设计基础，精通运放、比较器、LDO等基本模块
- 具备高速电路设计经验，至少独立流片过TX/CTLE/ADC/时钟中的一项
- 熟练使用Cadence Virtuoso、Spectre、Calibre等EDA工具，有混合仿真能力
- 了解先进工艺节点（7nm及以下）的模拟设计挑战和寄生优化方法
申请策略
- 面试前复习模拟IC基础理论和经典论文，如Razavi的书籍
- 关注小米在芯片领域的布局（如澎湃系列），结合岗位展示对公司技术路线的理解
- 突出博士课题中与SerDes、高速ADC或时钟电路相关的项目，强调流片经历和芯片测试结果
- 详细描述你在运放、CTLE、VCO等模块设计中的贡献和创新点
- 展示混合仿真能力，如MATLAB建模、Verilog-A协同仿真等
- 列出发表的论文或专利，证明学术深度
- 若缺乏高速电路经验，可先通过开源设计或课程项目补充CTLE、VCO等模块设计
- 熟悉Cadence ADE、Spectre RF等高级仿真工具的自动化脚本（如Ocean/SKILL）
面试指南
- 对于设计类问题，遵循“需求分析→拓扑选择→小信号推导→仿真验证→版图考虑”的框架
- 对于debug问题，按“现象→假设→仿真复现→定位→解决”的逻辑，强调系统性思考
- 对于权衡问题，使用表格或对比法，列出不同方案的优缺点，并结合项目背景给出选择理由
- 请解释CTLE的工作原理，并说明如何设计其带宽和增益
- 描述一个你设计过的模拟电路模块，如何保证其在PVT下的稳定性？
- 在高速SerDes中，如何权衡功耗、面积和性能？举个例子
- 谈谈你对224Gbps PAM4信号完整性的理解，包括眼图、BER和抖动
- 如果流片后测试发现眼图闭合，你会如何debug？
职位点评
65
综合评分
小米芯片研发岗，前沿高速接口设计，技术成长空间大，但工作强度较高。
更适合这类人
该职位最适合追求技术深度和前沿技能成长、对WLB要求不高的求职者。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展85
工作生活40
使命价值60
薪资福利
75中等
小米为已上市巨头，薪资水平在行业中上，博士应届起薪有竞争力，但JD未明确薪资和福利，需面试确认。
薪资信号未披露（AI估算：30K-50K/月）
成长发展
85较高
该岗位涉及前沿的224Gbps PAM4 SerDes设计，采用先进工艺，技术成长空间大，但JD未明确晋升通道或培训机制。
技术前沿前沿/新兴技术
技术栈SerDes、ADC-DSP、PAM4、7nm、5nm、CTLE、CDR
业务类型ambiguous
工作生活
40较低
芯片设计通常为现场办公，工作地点在上海，JD未提及弹性工作或WLB，且模拟IC设计常有高强度加班，WLB一般。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
60中等
芯片设计属于高速增长赛道，尤其是国产替代大背景下有社会价值，但JD未提及使命感或具体社会影响。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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