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ASIC设计工程师（DFT IP开发与集成方向）(J11745)
ASIC设计工程师（DFT IP开发与集成方向）(J11745)
发布于 3 天前普通员工/个人贡献者
上海市 / 成都市
高级经验
全职员工
仅现场办公
硕士
硬件工程
Apb
Dft
Rtl
Soc
Systemverilog
仿真
故障注入
Ahb
Axi
AI 估算 · 25k–40k
大型上市半导体公司，高级ASIC设计工程师，上海/成都薪资水平较高，岗位技术难度大，市场稀缺，预计月薪2.5-4万。
职位详情
关于这个职位
作为ASIC设计工程师，你将专注于DFT IP（可测试性设计知识产权）的开发与SoC集成，涉及RTL设计、验证、仿真及跨部门协作
工作内容包括设计定制化的片上测试与监控IP，构建总线接口，搭建验证环境，并确保设计兼容系统测试架构
该职位需要扎实的数字电路基础和对ASIC设计流程的深入理解
最低要求
教育背景：电气工程、计算机工程、微电子或相关专业硕士学历
设计经验：具备丰富的Verilog/SystemVerilog RTL 设计实操经验
验证能力：在RTL 验证、仿真及调试方法学方面拥有实际项目经验
流程掌握：深入理解ASIC/SoC 设计流程，包括代码编写、仿真、逻辑综合及系统集成
数字底座：具备扎实的数字电路设计基础，精通状态机（FSM）设计、数据通路（Datapath）设计、总线协议（AXI/AHB/APB）、时钟域处理、复位策略及时序考量
团队合作：具备在复杂的SoC 开发环境中与跨职能团队协作的经验
工作职责
RTL 设计与验证
RTL 开发：使用Verilog/SystemVerilog 开发可综合的RTL 代码，针对模拟及混合信号的故障检测，设计定制化的片上测试、监控与诊断IP
数字逻辑设计：设计并验证数字逻辑模块，包括测试控制器、时序控制逻辑、传感器/接口控制逻辑、测量与监控逻辑、数据捕获与比对逻辑，以及故障检测与报告逻辑
总线接口构建：构建结构清晰的寄存器及总线连接接口（如基于APB、AHB 或AXI-lite 的控制与状态路径），以支持固件交互与子系统集成
验证环境搭建：开发测试平台（Testbench）、断言（Assertions）、检查器（Checkers）及模块/子系统级验证环境，验证控制器行为、检测逻辑、配置编程、故障响应及状态报告
功能验证执行：规划并执行功能验证，覆盖常规、极限（Corner）、异常（Negative）及故障注入（Fault-injection）场景，确保关键诊断行为具备充分的覆盖率
联合仿真：与模拟及混合信号设计师协作，创建或应用行为模型、桩模块（Stubs）及接口抽象,从而对故障机制及可观测性路径进行真实的验证
问题调试（Debug）：通过波形分析、基于断言的检查（ABV）及根因排查解决RTL 与仿真问题，并与集成及产品团队保持紧密沟通
代码质量把控：确保RTL 代码具备模块化、可复用性、时序感知（Timingaware）、综合友好（Synthesis-friendly）及高扩展性，以满足多种SoC 衍生产品的集成需求
SoC 集成
IP 集成：将定制化DFT/诊断IP 集成至SoC 子系统及系统级测试架构中，并妥善处理时钟/复位树结构、中断处理及状态可见性等问题
集成适配：与SoC 集成及DFT 团队密切合作，确保设计能够兼容系统测试基础架构、量产测试流程、诊断机制及固件控制需求
后端交付支持：通过解决跨时钟域（CDC）问题、复位交互、时序考量、低功耗影响及物理实现交接（Handoff）要求，保障集成工作的顺利推进
跨部门协作
全生命周期协作：在整个设计与验证周期内，与数字、模拟/混合信号设计团队、DFT 工程师、SoC 架构师以及产品/测试工程团队保持紧密合作
需求转化：将模拟或混合信号的故障模式转化为稳定可靠的数字检测逻辑，使其适用于片上测试、筛选及诊断
技术研讨：积极参与关于架构权衡、可观测性策略及硅片实际调试准备度（Silicon debug readiness）的技术讨论并做出贡献
AI 洞察
优缺点分析
优点
- 深耕DFT这一细分领域，技术壁垒高，薪资竞争力强，职业发展路径明确
- 上市公司平台稳定，项目资源充足，能接触从RTL到SoC集成的完整流程
- 团队协作氛围浓厚，与多领域工程师合作，能快速提升系统思维和跨部门沟通能力
- 岗位对数字电路基础要求极高，需要持续学习新技术，如复杂时钟域和低功耗设计
- 验证和调试工作量大，尤其是故障注入场景，需要耐心和细致
- 该职位适合数字IC设计经验丰富、对测试诊断有浓厚兴趣、喜欢解决复杂技术问题且善于团队协作的工程师
缺点 / 挑战
- 跨部门协作频繁，需有效平衡各团队需求，沟通成本较高
角色解读
- 向DFT专家或SoC架构师方向发展，深入掌握可测试性设计与系统级调试
- 横向扩展至模拟/混合信号协同设计或产品测试工程，成为全流程技术骨干
- 在大型半导体公司积累项目经验后，可晋升为技术主管或高级项目经理
- 使用Verilog/SystemVerilog开发可综合的RTL代码，设计片上测试、监控与诊断IP，针对模拟及混合信号故障检测
- 构建APB/AHB/AXI总线接口，搭建验证环境，执行功能验证并覆盖正常、极限、异常及故障注入场景
- 与SoC集成团队合作，将DFT IP集成到SoC子系统中，处理时钟/复位、CDC、低功耗等后端交付问题
- 与模拟、DFT、产品等多部门协作，将故障模式转化为数字检测逻辑，参与架构讨论
- 扎实的Verilog/SystemVerilog RTL设计经验，精通数字电路设计和状态机、数据通路
- 熟悉AXI/AHB/APB总线协议，具备总线接口构建能力
- 深入理解ASIC/SoC设计流程，包括仿真、综合、集成，以及时序、CDC、复位策略
- 具备验证方法论（如断言、覆盖率）和调试能力，掌握仿真工具
申请策略
- 了解豪威集团的产品线（如图像传感器），在面试中展示对芯片测试与诊断的理解
- 准备一个完整的DFT IP设计案例，包括从需求、设计到验证集成的全流程
- 突出DFT相关项目经验，尤其是RTL设计、验证和集成方面的具体案例
- 详细描述使用SystemVerilog开发复杂IP的经历，包括总线接口和验证环境搭建
- 强调对时序、CDC、复位策略的处理能力，以及参与SoC集成的实际贡献
- 复习AXI/AHB/APB协议细节，尤其是时序和接口信号
- 加强SystemVerilog断言和覆盖率驱动验证的学习，熟悉主流仿真工具（如VCS、Modelsim）
面试指南
- 对于设计类问题，从需求分析、架构选择、具体实现、验证覆盖四个步骤回答
- 对于技术比较类问题，先阐述各自特点，再结合应用场景给出选择理由
- 对于项目经验类问题，采用STAR法则：情境、任务、行动、结果，突出个人贡献
- 如何设计一个针对模拟模块的测试IP？请描述关键考虑因素
- 在SoC集成中如何处理跨时钟域（CDC）问题？
- 举一个你使用SystemVerilog进行故障注入验证的例子
- AXI-lite和AHB的区别是什么？在什么场景下选择哪种总线？
- 如何确保RTL代码的可复用性和时序友好？
职位点评
69
综合评分
大厂稳定、技术深度高、薪资有竞争力，但工作生活平衡一般。
更适合这类人
该职位最适合重视技术成长和发展前景的求职者，能接受现场办公和一定的工作强度。
表现最好
成长发展
相对薄弱
工作生活
薪资福利80
成长发展85
工作生活50
使命价值60
薪资福利
80较高
该职位薪资水平较高（高级工程师，行业竞争力强），上市公司福利完善，但JD未提及具体薪资和福利细节，信号为未披露，综合评分偏上。
薪资信号未披露（AI估算：25K-40K/月）
成长发展
85较高
职位涉及DFT前沿技术，技术栈现代（AXI/高级验证方法），团队协作频繁，成长路径清晰，但JD未明确提及培训或晋升通道。
技术前沿主流现代技术
技术栈Verilog、SystemVerilog、DFT、AXI、AHB、APB、SoC、CDC
业务类型ambiguous
工作生活
50较低
工作地点选址上海和成都，均为市区核心地段，但JD未说明远程办公或弹性工时，且半导体行业加班普遍，评分中等偏低。
工作模式仅现场办公
办公地点市区核心地段
加班情况未提及（无法判断）
使命价值
60中等
半导体行业属稳定成熟行业，但芯片自主可控具有国家战略意义，社会影响力中性；岗位本身偏技术实现，创新性跟随主流。
行业发展稳定成熟行业
社会影响中性/一般
创新程度稳健跟随主流
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