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Senior Software Design Engineer （NPU Compiler）(J11678)
Senior Software Design Engineer （NPU Compiler）(J11678)
发布于 3 天前普通员工/个人贡献者
上海市
高级经验
全职员工
仅现场办公
学历未注明
软件工程
Fpga
Llvm
Mlir
Npu
Ptq
Pytorch
Qat
Tensorflow
异构计算
AI 估算 · 30k–55k
高级NPU编译器工程师属于稀缺岗位，上市大厂上海薪资较高，综合市场行情估算。
职位详情
关于这个职位
这是一个高级NPU编译器工程师职位，负责基于LLVM/MLIR开发NPU编译器中后端，实现量化、循环优化等性能优化，并参与驱动开发与异构执行
适合对AI编译器、芯片软件栈有深入理解的资深工程师
最低要求
Deep understanding of IR, data flow analysis, loop transformations (tiling/fusion/unrolling), instruction selection, register allocation, and scheduling.
Familiarity with MLIR (dialect definition and lowering), TVM (schedule and TIR), or LLVM back‑end development.
Proficiency in parsing TFLite (FlatBuffer) and ONNX (Proto), handling quantization nodes; mastery of QAT/PTQ (INT8/INT4/FP16), per‑tensor/per‑channel quantization, and precision tuning.
Complete deployment experience on at least one NPU (e.g., Arm Ethos‑U, STM32N6), including driver, runtime API, memory management, and performance profiling.
Driver & co‑execution (mandatory): Experience in NPU kernel driver development and NPU+CPU heterogeneous execution (task dependency, synchronization primitives, shared memory coherence). FPGA/post‑silicon verification is a plus.
工作职责
Based on LLVM/MLIR, implement NPU compiler mid‑end and back‑end design, and perform quantization, loop tiling, pipelining, and other performance optimizations.
Build CNN/Transformer models using PyTorch/TensorFlow, complete the full workflow from training to inference. Evaluate end‑to‑end latency, throughput, and performance under different precisions (INT8/FP16).
Develop NPU kernel driver (interrupt, memory management), implement NPU+CPU co‑execution (task dependency, synchronization primitives, shared memory coherence), and provide runtime API for task scheduling.
Collaborate with the ASIC team on FPGA prototype and post‑silicon system verification, debug hardware/software interface issues, and perform execution testing and performance evaluation of the overall system.
AI 洞察
优缺点分析
优点
- 深度技术岗位，涉及编译器、AI框架、驱动开发等交叉领域，技术壁垒高
- NPU编译器是AI芯片核心组件，行业前景广阔，需求持续增长
- 豪威集团为上市大厂，平台稳定，可积累全流程芯片软件经验
- 技术栈复杂，需要同时掌握编译、AI、驱动等多领域知识，学习曲线陡峭
- 硬件协同开发可能涉及FPGA/芯片验证，调试难度大，需与ASIC团队紧密配合
- 性能优化要求极高，需不断迭代以满足精度和效率平衡
- 适合有深厚编译背景、热爱底层性能优化、对AI芯片有强烈兴趣的资深工程师
缺点 / 挑战
暂无明显挑战项
角色解读
- 向编译器架构师或AI芯片软件负责人方向发展，主导编译栈设计与性能突破
- 横向扩展至ASIC验证、系统软件栈全栈，成为芯片软件综合专家
- 可通过参与前沿AI编译优化研究（如自动调优、端侧推理）提升技术影响力
- 负责NPU编译器中后端开发，基于LLVM/MLIR实现指令选择、寄存器分配、循环优化等核心编译优化
- 使用PyTorch/TensorFlow构建CNN/Transformer模型，完成训练到推理全流程，并进行精度和性能评估
- 开发NPU内核驱动，实现NPU+CPU异构协同执行，包括任务依赖、同步原语和共享内存一致性
- 深入理解编译原理，包括IR、数据流分析、循环变换（分块/融合/展开）、指令选择等
- 熟悉MLIR、TVM或LLVM后端开发，具备编译优化实践经验
- 精通TFLite/ONNX模型解析与量化技术，掌握QAT/PTQ及精度调优
申请策略
- 关注豪威集团在NPU领域的布局，面试时展现对AI加速硬件架构的理解
- 准备一个编译器优化前后性能对比的案例，用数据说话
- 重点突出编译器开发经验，尤其是LLVM/MLIR/TVM相关项目
- 展示模型量化部署案例，包括INT8/FP16精度调优具体成果
- 强调NPU驱动或异构执行实际经验，附上性能数据
- 若缺乏MLIR经验，可学习官方教程并动手实现一个dialect lowering
- 熟悉TFLite和ONNX解析库，练习自定义量化pass
- 补全Linux内核驱动和同步原语知识
面试指南
- 针对编译优化问题：先明确目标优化类型（如减少访存、提高并行），然后分步骤说明实现方法，最后讨论取舍
- 针对部署问题：按模型转换→量化→驱动适配→性能调优的顺序描述，强调遇到的挑战和解决思路
- 针对同步问题：从硬件层面（缓存一致性）和软件层面（信号量、锁）分别阐述
- 请解释MLIR的dialect和lowering机制，并举例如何自定义一个dialect
- 如何实现一个循环分块（tiling）优化？要考虑哪些因素？
- 描述您一次部署NPU模型的经验，遇到了哪些精度或性能问题？如何解决？
- NPU+CPU异构执行中如何保证数据一致性？同步原语有哪些？
- 复习LLVM后端Pass编写和MLIR dialect定义，动手练一个小例子
职位点评
74
综合评分
前沿NPU编译器岗位，技术成长极高，薪资有竞争力，但工作强度可能较大。
更适合这类人
最适合追求技术深度和职业发展的求职者，对工作和生活平衡要求不高。
表现最好
成长发展
相对薄弱
工作生活
薪资福利70
成长发展95
工作生活50
使命价值80
薪资福利
70中等
上市大厂薪资有竞争力，但JD未明确具体薪资和福利，需面试确认。
薪资信号未披露（AI估算：30K-55K/月）
成长发展
95较高
核心技术栈包括LLVM/MLIR、NPU编译、量化优化，均为AI芯片前沿领域，成长空间极大。
技术前沿前沿/新兴技术
技术栈LLVM、MLIR、NPU Compiler、QAT、PTQ、TVM、异构计算
业务类型profit_center
工作生活
50较低
仅现场办公，上海，未提及WLB，芯片行业通常强度较高。
工作模式仅现场办公
办公地点市区核心地段
加班情况未提及（无法判断）
使命价值
80较高
AI芯片是高速增长赛道，编译器优化直接影响芯片性能，有技术成就感。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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