豪威集团
Senior ASIC Front-End Synthesis Engineer(J11705)
Senior ASIC Front-End Synthesis Engineer(J11705)
发布于 3 天前普通员工/个人贡献者
上海市
中级经验
全职员工
仅现场办公
硕士
硬件工程
Lint/Cdc
Spyglass
Sta
Systemverilog
Tcl
Upf
Conformal
Lec
Synopsys Design Compiler
AI 估算 · 35k–50k
上海ASIC前端综合岗位，3年以上经验，大型上市企业，薪资水平处于行业高端，月薪范围合理。
职位详情
关于这个职位
该职位负责芯片前端的综合与静态时序分析工作，优化芯片性能、功耗与面积，确保设计满足严苛的PPA目标
你将使用业界领先的EDA工具（如Synopsys Design Compiler、Cadence Genus）完成综合、STA、UPF低功耗设计、LEC等价性检查等核心任务，是数字IC设计流程中的关键环节
适合有3年以上ASIC前端经验、精通时序收敛与低功耗方法学的硬件工程师
最低要求
计算机科学、电子工程或相关专业硕士及以上学历
至少3年以上的前端综合设计经验，熟悉数字IC设计全流程
精通Synopsys Design Compiler、Cadence Genus、SpyGlass、Conformal、PrimeTime等EDA工具的使用
熟练运用STA工具进行时序分析，解决复杂的时序问题
熟练掌握UPF格式，了解低功耗设计方法学
具备丰富的LEC检查经验，能够有效验证网表与RTL的一致性
对Lint/CDC检查工具有深入理解，能够识别并修复潜在的设计问题
熟悉Verilog/SystemVerilog语言，具备扎实的RTL设计能力
具备良好的沟通能力和团队协作精神，能够在高压环境下高效工作
熟悉Unix/Linux操作系统，具备脚本编程能力（如Tcl/Perl/Python）
工作职责
负责芯片前端的综合（Synthesis）工作，优化芯片的性能、功耗和面积（PPA），确保满足项目需求
开展STA静态时序分析，分析时序路径，解决时序收敛问题，保证芯片的时序性能
撰写UPF文件，支持低功耗设计，并进行低功耗检查以确保设计符合节能标准
进行LEC逻辑等价性检查，验证综合后的网表与原始RTL设计的一致性
执行Lint/CDC检查，确保RTL代码的质量和跨时钟域信号的安全性
编写技术文档，记录设计流程和结果，为后续维护提供支持
AI 洞察
优缺点分析
优点
- 技术深度强，积累综合、STA、低功耗等核心技能，在半导体行业极具竞争力
- 团队协作沟通多，可以接触数字IC设计全流程，提升综合能力
- 工具链复杂，需持续学习新EDA版本和先进工艺库，技术更新快
- 岗位偏后端前端交界，需与前后端工程师频繁沟通，对沟通能力要求高
- 适合有3年以上ASIC前端经验、对PPA优化有热情、能抗压且喜欢钻研工具链的硬件工程师
缺点 / 挑战
- 豪威集团为上市大公司，平台稳定，项目涉及高端图像传感器芯片，技术挑战大
- 工作压力较大，项目节点紧张时可能需要加班，对时序收敛等难题需快速响应
角色解读
- 可向资深综合专家或芯片设计经理方向发展，领导复杂项目的PPA优化
- 横向拓展至后端物理设计或全流程芯片架构师，提升系统级设计能力
- 随着先进工艺节点演进，持续学习新工具和方法论，成为行业稀缺人才
- 使用Synopsys Design Compiler等工具将RTL代码综合为门级网表，并优化PPA指标
- 进行STA静态时序分析，定位并解决时序违例路径，确保芯片时序收敛
- 编写UPF文件并执行低功耗检查，实现多电压域等低功耗设计
- 执行LEC和Lint/CDC检查，保证综合后网表功能正确及RTL代码质量
- 精通主流EDA工具（DC、Genus、PrimeTime、SpyGlass等），能独立完成综合与STA流程
- 深入理解数字IC设计流程，掌握UPF低功耗方法学和LEC验证技术
- 熟练Verilog/SystemVerilog硬件描述语言和Tcl/Perl/Python脚本编程
- 具备Unix/Linux环境使用经验，能编写自动化脚本提升效率
申请策略
- 了解豪威集团的核心产品（图像传感器）和工艺路线，面试中展现对行业趋势的认知
- 准备1-2个完整的综合/STA项目案例，按STAR法则清晰描述问题与解决过程
- 突出综合与STA项目经验，列出具体芯片项目、工艺节点和PPA优化成果
- 强调熟悉的EDA工具链及脚本能力（Tcl/Perl/Python），列举自动化提效案例
- 展示低功耗设计经验，如多电压域、UPF编写等，以及时序收敛的问题解决实例
- 建议复习先进工艺（如7nm/5nm）的库特征和STA建模，提升时序分析深度
- 可提前练习PrimeTime的时序报告解读和调试方法，并熟悉LEC debug流程
面试指南
- 技术问题先概述原理，再结合项目经验具体说明操作步骤和结果
- 对于debug类问题，遵循“现象-分析-定位-解决-验证”的逻辑链条
- 展示系统性思维，例如优化PPA时考虑工具选项、约束设定、库选择等多因素平衡
- 如何优化一条关键路径的setup和hold违例？请举例说明
- 描述一下UPF文件中常用命令（如set_voltage、create_power_domain）的作用
- LEC检查遇到功能不匹配时，你会如何debug？
- 请解释跨时钟域（CDC）的概念以及常见同步处理方法
- 你用过哪些脚本语言来自动化综合或STA流程？请给出一个具体例子
职位点评
62
综合评分
大厂平台、高薪、前沿技术栈，但工作压力大且现场办公。
更适合这类人
该职位最适合重视薪资和技术成长的求职者，对WLB要求不高者可考虑。
表现最好
薪资福利
相对薄弱
工作生活
薪资福利75
成长发展70
工作生活40
使命价值65
薪资福利
75中等
该职位薪资估计处于行业较高水平，但JD未明确福利细节，整体补偿性较好。
薪资信号未披露（AI估算：35K-50K/月）
成长发展
70中等
技术栈主流且深入，但JD未提及培训或晋升路径，成长主要靠项目积累。
技术前沿主流现代技术
技术栈Synthesis、STA、UPF、LEC、PrimeTime、Design Compiler、Genus
业务类型ambiguous
工作生活
40较低
未提及灵活办公或WLB措施，半导体行业通常现场办公且项目压力大，生活化动机满足有限。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
65中等
半导体行业为高速增长赛道，公司产品有社会价值，但岗位本身对创新的直接贡献不明显。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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