芯源系统
Layout Engineer
Layout Engineer
发布于 大约 13 小时前普通员工/个人贡献者
AI 估算 · 8k–12k · AI 参考估算
Taipei - Taiwan
中级经验
学历未注明
全职员工仅现场办公芯片设计
芯片设计
Chip Tapeout
Drc
Esd
Lvs
Physical Design
Semiconductor
值不值得投
74综合评分
综合评分 74
台北上市半导体公司核心技术岗，技术成长空间大，但WLB信息不明。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
10K
比芯片设计中位数低
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 130 个在招 · 其中芯片设计 13 个
市场机会
选择面较广
芯片设计 · 约 510 个在招
职位详情
关于这个职位
该职位是芯源系统（MPS）的版图工程师，负责混合信号和模拟集成电路的物理版图设计
工作内容包括根据匹配要求进行器件布局、顶层模块实现、信号屏蔽、规则检查（DRC/LVS）以及芯片流片
职位要求能独立、专业地完成版图设计全流程
最低要求
Layout experience in Analog and/or Mixed-Signal Circuit Design
Ability to do chip plan, estimate die size and project schedule
Ability to resolve DRC & LVS data verification and tape out chip independently
Familiarity with fundamentals of analog processes
Experience with Cadence and/or VIRTUOSO tools preferable
工作职责
Layout Schedule Estimation
Device Placement on block level according to matching requirements
Block implementations on Top Level
Signal matching / sensitive nets shielding technique
Pad / ESD rule and routing / connection
Database DRC & LVS verifications
Chip Tapeout in accordance with company’s Tapeout Procedure
Positive Attitude
优先资格
Experience with Cadence and/or VIRTUOSO tools preferable
AI 洞察
优缺点分析
优点
- 身处全球领先的电源管理半导体公司，能接触前沿的模拟/混合信号芯片设计技术
- 公司已上市，平台稳定且有完善的工程流程
- 工作直接关联芯片物理实现核心环节，对综合能力要求高，成长性强
- 版图设计对细节、规则和工艺知识要求极高，需要高度专注和严谨
- 需要不断学习和适应新的设计规则与工艺节点
- 适合注重细节、有耐心，且对半导体物理实现有浓厚兴趣的求职者
- 适合那些希望通过动手设计将电路蓝图转化为实际芯片，并追求技术深度和稳定发展的工程师
缺点 / 挑战
- 项目周期和流片时间表可能带来一定的工作压力
角色解读
- 技术专家路线：深耕版图设计，成为高级/首席版图工程师，专注于复杂芯片（如先进电源管理、高性能模拟）的物理实现
- 技术管理路线：凭借丰富的项目经验，转向版图团队管理、项目管理或设计流程优化岗位
- 跨职能发展：结合对电路设计和工艺的理解，向芯片设计工程师或工艺工程师方向发展
- 负责模拟/混合信号集成电路的物理版图设计与实现
- 执行版图规划、器件布局、布线以及设计规则检查（DRC/LVS）
- 参与芯片流片（Tapeout）的整个流程，确保设计满足制造要求
- 具备模拟或混合信号电路版图设计的实际工作经验
- 熟练使用 Cadence Virtuoso 等 EDA 工具进行版图设计
- 掌握芯片规划、裸片尺寸估算以及项目进度管理的能力
- 熟悉模拟芯片制造工艺的基础知识以及 DRC/LVS 验证流程
申请策略
- 研究芯源系统（MPS）的主流产品线（如DC-DC转换器、驱动IC），了解其设计挑战和对版图的要求
- 在面试中准备好展示你对版图设计如何影响芯片性能（如噪声、精度、速度）的理解
- 详细描述过往的模拟/混合信号版图设计项目，突出解决复杂布局问题（如匹配、屏蔽）的案例
- 明确列出熟练使用的EDA工具（特别是Cadence Virtuoso）及相关技能
- 展示独立完成从规划到流片（DRC/LVS clean & Tapeout）的完整项目经验
- 深入学习高级版图技巧，如敏感信号保护、模拟匹配布局等
- 巩固对半导体制造工艺（特别是模拟工艺）的理解
- 如果有条件，可以学习或了解一些基本的模拟电路原理，以更好地与设计工程师沟通
面试指南
- 对于项目经验问题，使用STAR法则：清晰阐述Situation（背景）、Task（任务）、Action（你采取的具体版图设计动作）和Result（最终效果，如性能提升、一次流片成功）
- 对于技术原理问题，分点阐述，并结合实际工具（如Virtuoso中的具体功能）或过往经验进行说明，展示你的实操理解
- 将版图技术与电路性能目标（如降低噪声、提高精度、满足速度要求）联系起来，体现你的全局设计意识
- 请描述一个你负责过的最复杂的模拟/混合信号芯片版图项目，你遇到了什么主要挑战以及如何解决的？
- 解释一下在版图设计中，如何实现良好的器件匹配（Matching）？具体会用到哪些技术？
- 谈谈你对DRC和LVS验证的理解，以及在流片前如何确保版图数据完全正确
- 如果一个模拟电路设计工程师给你一个对噪声极其敏感的模块，你会在版图上采取哪些措施来保证其性能？
- 回顾并梳理你过去所有版图项目的细节，准备2-3个能深度讨论的案例
职位点评
薪资福利72
成长发展88
工作生活55
使命价值82
薪资福利
72中等
公司已上市，平台稳定，规模较大。地点位于台北，生活成本较高。由于JD未披露具体薪资，其补偿吸引力主要取决于公司自身的薪酬体系在市场中的竞争力。
薪资信号未披露（AI估算：7K-11K/月）
成长发展
88较高
该职位是半导体领域的核心技术岗位，涉及前沿的模拟/混合信号芯片物理设计，能提供深度的专业技能积累和成长空间。
技术前沿前沿/新兴技术
技术栈Analog Layout、Mixed-Signal、Cadence Virtuoso、DRC、LVS、Chip Tapeout、ESD
业务类型ambiguous
工作生活
55较低
JD未提及任何关于办公模式、弹性工作或福利制度的信息，无法判断其工作与生活平衡状况。工作地点位于台北市区或科技园。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
82较高
职位所在行业为半导体，属于技术驱动型增长赛道。工作直接贡献于电源管理芯片这一核心电子元件的实现，有明确的技术价值感。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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