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SOC集成设计工程师-SOC Integration Design Engineer(J20216)
立即应聘

SOC集成设计工程师-SOC Integration Design Engineer(J20216)

发布于 大约 3 小时前

普通员工/个人贡献者

上海市 / 合肥市
高级经验
全职员工
仅现场办公
硕士
硬件工程
Dft
Sta
Systemverilog
Tcl
Upf/Cpf
低功耗设计
时序收敛

AI 估算 · 25k–45k

芯片设计资深岗位，技能难度高，市场竞争力强，上海/合肥薪资水平中等偏上。

职位详情

关于这个职位

该职位负责SOC顶层集成设计，涵盖RTL质量检查、低功耗设计、时序收敛等关键环节，需深度参与从综合到物理设计的全流程

适合5年以上数字IC设计经验、追求技术深度的工程师，将主导先进存储芯片的集成工作

最低要求

教育背景与专业知识：硕士及以上学历，微电子、电子工程、计算机等相关专业，具备扎实的数字电路设计理论基础

专业技能与资格：能使用Verilog/SystemVerilog完成复杂数字电路设计，能独立运用nLint/Spyglass/CCD等工具执行设计检查流程
专业技能与资格：具备逻辑综合、DFT/DFX、形式验证、静态时序分析等完整芯片设计流程经验，能使用UPF/CPF开展低功耗设计，并了解物理设计（布局、布线、时钟树）基本概念
行业与专业经验：5年以上数字IC设计经验，主导或深度参与过复杂SOC芯片的完整设计项目
其他要求：能使用Python/Perl/Tcl/Shell完成设计自动化脚本开发，能阅读英文技术文献，具有团队领导或跨职能项目协调能力

工作职责

RTL质量与低功耗检查：主导SOC顶层模块的RTL质量检查及低功耗检查（UPF/CPF），规划时钟、复位、MTCMOS架构，并完成芯片分区与层次设计

顶层设计与时序收敛：主导SOC顶层综合、DFT/DFX（scan insert/mbist insert）及APTG流程，制定SDC约束，执行静态时序分析与功耗分析（PTPX），解决时序风险并推动收敛
物理设计协同：与物理设计团队紧密协作，对齐顶层布局、电源规划、时钟树（CTS）和封装要求，识别并解决时序收敛及物理违例问题
技术文档编写：撰写详细的设计规格、集成指南和验证计划等文档，确保技术信息的准确传递与可追溯性
设计流程与自动化优化：主导或参与设计流程、自动化脚本及方法学改进，评估工艺库，协同团队推动设计流程与工艺的持续优化

AI 洞察

优缺点分析

优点

  • 参与先进存储器芯片设计，技术含量高，积累全流程经验
  • 国内半导体行业高速发展，长鑫存储为领军企业，平台优势明显
  • 技能壁垒高，职业竞争力强，薪资增长潜力大
  • 技术深度要求高，需持续学习新工艺和EDA工具
  • 跨团队协作复杂，需高效沟通以解决设计冲突
  • 适合有5年以上数字IC设计经验、追求技术深度和行业前沿、能适应高强度工作的工程师

缺点 / 挑战

  • 芯片研发周期紧张，工作强度较大，需应对多次流片压力

角色解读

  • 技术方向：向芯片设计架构师或专家发展，覆盖更复杂的SOC设计
  • 管理方向：逐步领导项目团队，协调跨职能资源，成为技术负责人
  • 横向拓展：深入物理设计或验证领域，成为全栈芯片工程师
  • 主导SOC顶层RTL质量检查和低功耗设计，确保芯片设计的可靠性和能效
  • 完成顶层综合、DFT、静态时序分析，解决时序风险并推动收敛
  • 与物理设计团队紧密协作，解决布局、电源、时钟树等物理实现问题
  • 扎实的数字电路基础，精通Verilog/SystemVerilog
  • 掌握芯片设计全流程工具：综合、DFT、STA、低功耗（UPF/CPF）
  • 熟练使用Python/Perl/Tcl/Shell进行脚本开发，实现自动化

申请策略

  • 关注长鑫存储的技术路线和产品方向，面试中展现对存储芯片的了解
  • 准备2-3个复杂问题的解决案例，用STAR法则清晰阐述
  • 突出参与过的完整SOC项目经验，详细描述个人贡献和关键成果
  • 强调低功耗设计、时序收敛方面的具体案例和量化指标
  • 列出自动化脚本开发能力，体现流程优化和效率提升
  • 深入学习先进工艺节点下的低功耗设计方法（如多电压域）
  • 加强TCL/Python脚本能力，熟悉芯片设计自动化框架
  • 了解物理设计基本概念，增强与后端团队的协同能力

面试指南

  • 使用STAR法则：描述项目背景、任务、行动和结果，突出技术难点
  • 先讲基础原理，再结合实际案例，展示问题解决思路
  • 强调工具使用和团队协作，体现系统性思考能力
  • 如何保证SOC顶层时序收敛？请举例说明
  • 讲述你使用UPF/CPF进行低功耗设计的具体经验
  • 如何处理跨时钟域（CDC）问题？有哪些工具和方法？
  • 遇到时序违例时，你的分析和优化步骤是什么？
  • 你参与过的最复杂的芯片设计项目是什么？你的角色和贡献？

职位点评

68
综合评分

芯片设计资深岗位，技术前沿，薪资未披露，成长空间大但工作强度高。

从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。

更适合这类人
适合高度重视技术成长和行业前景、能接受高强度工作的求职者。
表现最好
成长发展
相对薄弱
工作生活
薪资福利65
成长发展85
工作生活50
使命价值70

薪资福利

65中等

薪资水平在芯片行业属中等偏上，但未明确披露；公司规模大，稳定性好，福利依赖公司标准。

薪资信号未披露（AI估算：25K-45K/月）

成长发展

85较高

技术前沿（先进制程），工具链现代，项目完整度高，成长空间大；但未明确提及晋升路径。

技术前沿前沿/新兴技术
技术栈Verilog、SystemVerilog、UPF、CPF、DFT、STA、PTPX、Python、Perl、Tcl
业务类型profit_center

工作生活

50较低

仅现场办公，无远程弹性；芯片行业加班较常见，未提及WLB措施。

工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）

使命价值

70中等

半导体行业高速增长，国产替代意义大，但岗位直接社会使命感不强。

行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术

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