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数字混合信号设计工程师/Digital Mixed-Signal Design Engineer(J19202)
立即应聘

数字混合信号设计工程师/Digital Mixed-Signal Design Engineer(J19202)

发布于 大约 8 小时前

普通员工/个人贡献者

合肥市 / 上海市
中级经验
全职员工
仅现场办公
硕士
芯片设计
Adpll
Rtl
Systemverilog
时序分析
混合信号
逻辑综合
Sigma-Delta Adc
全数字锁相环
数字校准

AI 估算 · 25k–45k

数字混合信号设计属芯片核心岗位，ADPLL经验稀缺，薪资竞争力强；合肥相对上海北京略低，整体月薪约2.5-4.5万。

职位详情

关于这个职位

该职位负责全数字锁相环（ADPLL）等数模混合芯片的数字设计，包括RTL开发、数字校准算法实现与验证

你将参与芯片从设计到量产的完整流程，与模拟团队紧密协作，适合有3年以上数字混合信号经验、熟悉Verilog/SystemVerilog和Synopsys/Cadence流程的工程师

最低要求

教育背景与专业知识：硕士及以上学历，微电子、电子工程或相关专业

专业技能与资格：具备RTL开发能力，能使用Verilog/SystemVerilog完成数字模块的设计与验证，能使用Synopsys/Cadence流程完成逻辑综合与时序分析
行业与专业经验：有3年以上数字混合信号电路设计经验，有ADPLL或相关数模混合芯片流片经验
项目/任务成果：参与过至少一款包含数字校准环路或Sigma-Delta ADC的芯片从设计到量产的完整流程
其他要求：具有跨团队协作能力，能清晰定义数字/模拟接口与时钟域划分，推动方案落地与问题闭环

工作职责

全数字锁相环架构设计：主导全数字锁相环的架构规划，完成包括数字控制振荡器、时间数字转换器及数字环路滤波器的RTL实现，优化分数分频频率合成方案

数字校准与补偿算法实现：设计并实现DCO粗/细调谐校准、TDC线性校正、温度/电压补偿等数字校准环路，以及锁检测、周期滑移检测和扩频时钟控制器
混合信号验证与性能分析：搭建混合信号验证环境，通过时域仿真、相位噪声分析与抖动直方图验证，确保ADPLL性能满足系统指标
数字滤波器与调制器控制逻辑开发：设计并优化高分辨率Sigma-Delta ADC的数字抽取滤波器，以及DAC失配校正、失调消除、增益/相位误差修调等数字校准引擎
RTL交付与物理实现：交付满足可综合性、可测试性及DFT要求的量产级RTL代码，主导逻辑综合、时序收敛与功耗优化，协同模拟团队定义数字/模拟接口及时钟方案

AI 洞察

优缺点分析

优点

  • 技术前沿：ADPLL和数字校准属于先进设计方法，能深度积累高速数模混合芯片经验，专业壁垒高
  • 平台优质：长鑫存储是国内存储芯片头部企业，技术平台和产业资源雄厚，可参与全流程流片
  • 职业发展空间大：存储行业是国家战略重点，长期发展前景好
  • 地域选择需考虑：工作地点覆盖合肥、上海、北京，但上海北京生活成本高，需结合个人计划

缺点 / 挑战

  • 薪资有竞争力：芯片设计岗位薪资水平较高，且该职位要求经验丰富，市场对标较有吸引力
  • 技术要求高：需要同时掌握数字设计、混合信号验证和物理实现，知识跨度大，学习压力大
  • 工作强度可能较高：芯片设计项目周期紧，流片节点压力大，可能面临加班节奏
  • 适合具备3年以上数字混合信号设计经验、热爱技术钻研、能承受一定压力并追求职业成长的工程师

角色解读

  • 技术专家路线：从ADPLL设计扩展到更广泛的混合信号IP研发，成为该领域的资深专家
  • 项目负责人路线：在积累流片和量产经验后，主导完整芯片项目的数字部分，逐步走向技术管理岗位
  • 横向发展：有机会接触存储芯片系统级设计，向系统架构或产品经理方向转型
  • 主导全数字锁相环（ADPLL）的架构设计，包括数字控制振荡器、时间数字转换器和数字环路滤波器的RTL实现，以及分数分频频率合成方案优化
  • 设计并实现数字校准与补偿算法，如DCO调谐校准、TDC线性校正、温度电压补偿等，并开发锁检测、周期滑移检测和扩频时钟控制器
  • 搭建混合信号验证环境，通过时域仿真、相位噪声和抖动分析验证ADPLL性能，确保满足系统指标
  • 负责高分辨率Sigma-Delta ADC数字抽取滤波器及DAC失配校正等数字校准引擎的开发和优化，并完成RTL交付与物理实现
  • 扎实的数字电路设计基础，熟悉Verilog/SystemVerilog进行RTL开发与验证
  • 熟悉Synopsys/Cadence流程，具备逻辑综合、时序收敛和功耗优化能力
  • 深入理解数字混合信号电路，特别是ADPLL、数字校准、Sigma-Delta ADC等相关技术
  • 具备跨团队协作能力，能与模拟团队清晰定义数字/模拟接口与时钟域划分

申请策略

  • 了解长鑫存储的业务方向和存储芯片行业动态，在面试中体现对公司的认同
  • 准备一个完整的项目故事，从架构设计到量产反馈，展示你的问题解决能力
  • 突出ADPLL或数模混合芯片的流片经验，明确说明你在其中的具体贡献和遇到的问题
  • 强调Verilog/SystemVerilog、Synopsys/Cadence等工具链的使用熟练度，并辅以项目成果数据
  • 展示数字校准或Sigma-Delta ADC相关项目经历，整理成清晰的案例
  • 体现跨团队协作能力，例如与模拟团队接口定义的经历
  • 提前复习ADPLL理论基础，尤其是数字控制振荡器、时间数字转换器和数字环路滤波器的设计细节
  • 熟悉混合信号验证方法，了解相位噪声、抖动分析等相关测试评估方法

面试指南

  • 采用STAR法则：说明情境、任务、行动和结果，重点突出你的个人贡献和设计决策
  • 遇到开放性技术问题时，先回顾基本原理，再结合项目实践，表达自己的思考过程和取舍
  • 对于协作类问题，强调沟通机制和接口定义流程，体现跨团队能力
  • 请详细讲解你参与过的ADPLL架构设计，关键指标如何实现和验证？
  • 如何设计数字校准环路来处理PVT变化？遇到过哪些问题？
  • 混合信号验证环境中，如何协调数字和模拟仿真？
  • 解释Sigma-Delta ADC中数字抽取滤波器的作用和设计要点？
  • 在逻辑综合和时序收敛上有哪些实际操作经验，如何处理时序违例？

职位点评

76
综合评分

技术前沿、平台大、薪资有潜力，但WLB信息不明确

从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。

更适合这类人
适合追求技术深度和职业成长、对薪资有较高期待且能接受现场办公的芯片设计工程师。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展90
工作生活60
使命价值70

薪资福利

75中等

薪资未在JD中明确，但数字芯片设计岗位整体薪资水平较高，且长鑫存储作为行业龙头能提供稳定的薪酬福利。

薪资信号未披露（AI估算：25K-45K/月）

成长发展

90较高

职位涉及ADPLL、Sigma-Delta ADC等前沿技术，参与完整芯片流片流程，专业技能和行业经验将得到显著提升。

技术前沿前沿/新兴技术
技术栈ADPLL、Verilog、SystemVerilog、Sigma-Delta ADC、数字校准、RTL
业务类型ambiguous

工作生活

60中等

JD未提及弹性工作或远程选项，仅明确现场办公，可自主选择合肥、上海或北京，但工作强度未知。

工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）

使命价值

70中等

存储芯片属于国家战略性产业，但JD未特别强调社会使命感，主要体现为技术驱动和产业价值。

行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术

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