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长鑫存储
异构集成设计工程师-Heterogeneous Integration Design Engineer(J18206)
立即应聘

异构集成设计工程师-Heterogeneous Integration Design Engineer(J18206)

发布于 大约 8 小时前

普通员工/个人贡献者

合肥市
中级经验
全职员工
仅现场办公
硕士
芯片设计
Cowos
Dfm
半导体工艺
异构集成
Bonder Mark
Gds校验
Ovl设计
Seal Ring
Spider Mask

AI 估算 · 25k–40k

合肥半导体产业集聚，异构集成设计为先进封装稀缺技能，硕士3年经验月薪约25-40K。

职位详情

关于这个职位

加入长鑫存储，从事先进异构集成（CoWoS/HB）的物理设计与验证，负责OVL/标记、TEG、掩模及切割等关键模块

你将参与DRAM存储芯片的前沿工艺开发，与跨部门团队协作，确保设计可制造性与良率
适合具有半导体封装或芯片设计背景、追求技术深度的工程师

最低要求

硕士及以上学历，微电子/材料/机械工程专业

年以上异构集成设计经验，熟悉 CoWoS异构集成技术
熟悉OVL/bonder mark 设计规范与TEG 结构设计及切割工艺仿真
熟练掌握光刻掩模（spider mask）设计流程和GDS 物理验证与 JDV 调试
思维开阔，有创新精神

工作职责

主导 HB(1+1 F2F) 和 CoW 1+1 HB 的 align/OVL/bonder tree 及标记设计，优化工艺精度

制定逻辑框架（logic frame）布局规则，完成 T/O 技术调研表（T/O survey form）输出
设计 TEG(testkey)、Seal ring、TTV/THK pad 及切割路径（dicing design），确保芯片物理可靠性
开发 frame/chip dummy 填充方案，提升可制造性（DFM）与良率
设计 TV spider mask 并主导 MV 产品掩模就绪（mask readiness）全流程
执行 GDS/JDV 校验报告（check report），确保设计数据与工艺匹配性
跨部门协同与技术规范文档梳理

AI 洞察

优缺点分析

优点

  • 长鑫存储为国内存储芯片龙头，平台资源丰富，技术自主可控意识强，职业稳定性好
  • 异构集成/CoWoS是当前半导体先进封装的核心趋势，技术含金量高，市场稀缺性强
  • 合肥半导体产业集聚，生活成本低，公司提供有竞争力的薪酬和福利
  • 先进封装设计复杂，涉及光刻、材料、工艺等多领域交叉，学习曲线陡峭
  • 需掌握多种EDA工具和工艺知识，要求工程师持续学习，技术广度与深度并重
  • 适合对半导体先进封装技术有浓厚兴趣、具备微电子/材料/机械背景并能在高压环境中专注技术攻关的工程师

缺点 / 挑战

  • 芯片制造行业节奏快，项目周期紧，可能存在加班压力

角色解读

  • 可从设计工程师向资深/专家工程师发展，深耕异构集成物理设计领域，成为技术专家
  • 可横向拓展至芯片整体封装架构、工艺集成或产品工程方向，向技术管理岗位发展
  • 半导体行业技术迭代快，积累先进封装经验后可跳槽至头部芯片公司或设备/材料厂商
  • 主导HB和CoW异构集成封装中的对准、OVL、bond标记及切割路径设计，确保工艺精度和芯片可靠性
  • 制定逻辑框架布局规则，完成技术调研表，参与掩模（spider mask）设计并推动产品掩模就绪全流程
  • 设计TEG测试结构、Seal ring、厚度监控pad等物理模块，执行GDS/JDV校验，与工艺团队协同优化可制造性
  • 具备3年以上异构集成或先进封装设计经验，熟悉CoWoS等2.5D/3D封装技术
  • 掌握OVL/bonder mark设计规范、TEG结构设计及切割工艺仿真方法
  • 熟练使用光刻掩模设计流程（spider mask）、GDS物理验证和JDV调试工具
  • 具备较强的跨部门沟通能力和文档编写能力，思维开阔，有创新意识

申请策略

  • 了解长鑫存储的产品线和先进封装布局，在面试中体现对公司技术路线的理解
  • 准备好项目案例，用STAR法则阐述你在设计中的关键决策和问题解决过程
  • 突出异构集成或先进封装设计项目经验，特别是CoWoS/HB相关工艺的参与细节
  • 强调OVL/bonder mark、TEG、spider mask等具体设计能力和工具掌握程度
  • 展示GDS物理验证、JDV调试等实例，量化设计对良率或精度的改善
  • 体现跨部门协作和技术文档输出能力，附上专利或技术报告
  • 系统复习CoWoS等2.5D/3D封装工艺流程，了解最新的异构集成技术趋势
  • 强化GDS/JDV相关EDA工具使用，如Synopsys、Cadence等，熟悉物理验证流程

面试指南

  • 技术类问题采用STAR法则：情境(S)、任务(T)、行动(A)、结果(R)，突出你的具体贡献和量化成果
  • 设计类问题先阐述原理和设计规范，再结合实例说明如何权衡性能、成本和可制造性
  • 协作类问题强调沟通技巧、数据支持和以解决问题为目标的态度
  • 请介绍你参与过的异构集成设计项目，具体负责哪些模块？
  • 如何设计OVL/bonder mark以提升对准精度？遇到过哪些工艺偏差？
  • 解释一下spider mask的设计流程和关键注意事项
  • 举例说明如何通过DFM改进提升良率？
  • 面对跨部门协作中的技术分歧，你会如何推进？

职位点评

67
综合评分

半导体先进封装稀缺技能，技术前沿，薪资有竞争力，但现场办公且WLB一般。

从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。

更适合这类人
该职位最适合追求技术深度与职业成长、能接受一定工作强度的求职者，同时对半导体事业有热情。
表现最好
成长发展
相对薄弱
工作生活
薪资福利60
成长发展85
工作生活50
使命价值70

薪资福利

60中等

职位薪资未披露，但半导体行业及长鑫存储通常提供有竞争力的薪酬和福利，合肥生活成本适中，整体补偿性中等偏上。

薪资信号未披露（AI估算：25K-40K/月）

成长发展

85较高

该职位聚焦CoWoS/异构集成等前沿先进封装技术，技术含量高，成长空间大，能够深度积累半导体设计和工艺能力。

技术前沿前沿/新兴技术
技术栈CoWoS、异构集成、OVL、TEG、GDS、JDV、spider mask
业务类型profit_center

工作生活

50较低

职位为现场办公，未提及弹性或远程，半导体制造行业工作节奏较快，生活平衡一般。

工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）

使命价值

70中等

半导体自主可控是国家战略方向，长鑫存储作为存储芯片企业，工作具有较高的产业意义，但JD中未明确使命描述。

行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术

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