小米
SRAM电路设计工程师
SRAM电路设计工程师
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Ppa
Sram
Starrc
Virtuoso
仿真验证
全定制电路设计
时序分析
版图优化
值不值得投
74综合评分
综合评分 74
核心存储IP研发岗，技术壁垒高、成长空间大，薪资具竞争力但WLB情况未明。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
4万
比芯片设计中位数低
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 3280 个在招 · 其中芯片设计 35 个
市场机会
选择面较广
上海 · 芯片设计 · 约 410 个在招
职位详情
关于这个职位
该职位主要负责SRAM compiler的底层电路设计与仿真验证，确保达成PPA指标及时序、良率要求
同时需要指导版图团队进行物理设计优化，是芯片底层核心存储模块研发的关键技术岗位
最低要求
熟练掌握virtuoso/hspice/spctre_fx/starrc等工具使用
具有扎实的全定制电路设计和时序分析相关知识
本科5年/硕士3年以上工作经验
工作职责
负责SRAM compiler电路设计，达成项目预定的PPA指标
负责SRAM compiler仿真验证，满足内部时序和良率要求
指导版图同事优化版图，满足电路设计指标
AI 洞察
优缺点分析
优点
- 深入芯片底层核心存储模块，技术壁垒极高，属于行业稀缺型人才
- 参与先进工艺节点研发，技术积累深厚，职业生命周期长且越老越吃香
- 适合具备扎实电路基础，对底层存储架构有浓厚兴趣，且追求长期技术深耕的IC设计工程师
缺点 / 挑战
- 对PPA和良率要求极为苛刻，设计迭代和验证阶段面临较大的项目压力
- 需要与版图团队紧密配合，跨职能沟通与指导成本较高
角色解读
- 从SRAM电路设计专家向存储IP架构师或芯片设计技术总监发展
- 横向拓展至SoC集成、先进工艺节点研发或芯片底层架构设计
- 负责SRAM compiler的底层电路设计与仿真验证，确保性能、功耗、面积（PPA）指标达标
- 指导版图工程师优化物理设计，解决时序违例和良率问题，保障电路设计的最终实现
- 精通Virtuoso、HSPICE、Spectre、StarRC等主流EDA工具，能独立完成全定制设计
- 具备扎实的模拟/混合信号电路基础，精通时序分析及良率优化策略
申请策略
- 准备过往项目中解决复杂时序或良率问题的具体案例，展示系统性解决工程难题的能力
- 突出在SRAM或类似存储IP设计中的PPA优化成果及良率提升数据
- 详细列出使用Virtuoso/HSPICE等工具进行全定制设计和时序分析的具体项目经验
- 深入学习先进工艺节点（如FinFET/GAA）下的SRAM设计挑战及PVT波动应对策略
- 提升对版图寄生参数提取及后仿真的理解，增强与版图团队的协同效率
面试指南
- 采用STAR法则（情境、任务、行动、结果），重点突出在PPA权衡中的决策逻辑，以及使用EDA工具定位和解决问题的具体步骤与最终收益
- 在SRAM设计中，你是如何平衡PPA（性能、功耗、面积）指标的？
- 请描述一次你通过优化电路或版图解决时序违例或良率问题的经历
- 在使用StarRC进行寄生参数提取时，遇到过哪些精度或效率问题，如何解决的？
- 全定制设计中，如何评估和提升电路的抗噪声能力和稳定性？
- 复习SRAM基本单元（如6T/8T Cell）的工作原理及读写时序
- 了解当前先进工艺节点下SRAM设计面临的主要挑战（如漏电、PVT波动等）及业界主流解决方案
职位点评
薪资福利80
成长发展85
工作生活50
使命价值75
薪资福利
80较高
职位对高级IC设计人才需求明确，上海地区芯片研发薪资具备较强竞争力，但JD未明确披露具体薪资与福利细节。
薪资信号未披露（AI估算：3千–5万/月）
成长发展
85较高
岗位聚焦核心存储IP设计，技术壁垒高，能积累深厚的底层电路设计经验，有利于长期技术深耕。
技术前沿前沿/新兴技术
技术栈SRAM、Virtuoso、HSPICE、Spectre、StarRC、全定制电路设计、时序分析
业务类型ambiguous
工作生活
50较低
JD未提及工作模式与工时安排，芯片设计岗位通常项目节点压力较大，WLB情况需进一步确认。
工作模式未明确
办公地点未明确
加班情况未提及（无法判断）
使命价值
75中等
参与底层核心芯片模块研发，对提升芯片自研能力有积极意义，但JD未直接强调社会使命。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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