华为
BBU智能化硬件开发工程师
BBU智能化硬件开发工程师
发布于 4 小时前普通员工/个人贡献者
全职员工仅现场办公硬件工程师
硬件工程师
Emc设计
Pam4
Si/Pi仿真
热设计
电源设计
硬件架构设计
高速Serdes
值不值得投
75综合评分
综合评分 75
华为5G硬件前沿岗位，技术挑战大、成长机会多，薪资有竞争力但工作强度可能较高。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
2.7万
比硬件工程师中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 450 个在招 · 其中硬件工程师 8 个
市场机会
选择面较广
上海 · 硬件工程师 · 约 110 个在招
职位详情
关于这个职位
该职位负责华为5G/5.5G/6G BBU基站硬件的架构设计、高速链路信号完整性、电源完整性与系统可靠性设计，参与新一代基站硬件平台的迭代
你需要解决112G/224G PAM4、DDR5X等超高速硬件平台中的SI/PI、电源热设计、EMC等关键技术问题，保障基站硬件的高性能和稳定性
最低要求
学历：本科及以上，硕/博优先
专业：电子信息、通信工程、微电子、电路与系统、电力电子等相关专业
核心技能：
精通BBU基站整机硬件架构，熟练掌握高速Serdes（56G/112G/224G PAM4）链路设计、COM仿真、通道损耗预算、NEXT/FEXT串扰分析，熟悉OIF CEI高速协议规范
精通DDR4/LPDDR4X/LPDDR5X硬件设计、读写时序仿真、眼图评估、抖动预算、功耗分级与热平衡分析，熟练解决Setup/Hold时序、眼宽眼高不足、Vref噪声、DFE/CTLE均衡适配问题
熟练掌握SI/PI仿真、阻抗匹配、板材DK/Df选材、过孔与扇出优化、高速布线串扰抑制方法
精通电源噪声、地弹噪声、动态功耗瞬态评估
熟练使用示波器、频谱仪、信号源、网络分析仪，可独立完成高速信号测试、时序调试、噪声排查、EMC整改与可靠性验证
熟练掌握DC-DC/LDO电源架构、时钟低抖动设计、整机热设计、辐射+传导复合散热设计，具备完善的硬件可靠性设计能力
过往经验：
年以上硬件研发经验，主导过某类高速单板硬件架构、高速链路、DDR内存系统的完整开发迭代
具备112G及以上PAM4高速链路量产落地经验，具备高速内存时序、串扰、功耗、热设计问题闭环经验
具备基站硬件量产、可靠性老化、高低温、EMC整改、工程问题复盘落地经验
工作职责
主导5G/5.5G/6G BBU整机硬件架构设计、高速链路信号完整性、电源完整性与系统可靠性设计，支撑112G/224G PAM4、DDR5X等超高速基带硬件平台迭代，构建高带宽、高可靠、高效率、高散热的新一代基站硬件体系
① 硬件系统架构与技术路线规划
洞察5G-A/6G基站硬件演进趋势，负责BBU整机硬件方案选型、架构迭代、单板拓扑规划，完成高速Serdes链路、DDR高速内存、时钟系统、电源树、散热体系的整体方案设计与技术路标定义，输出系统级指标预算、风险评估与落地方案
② 高速SI/PI时序与噪声技术攻坚
负责112G/224G PAM4高速差分链路、DDR4/LPDDR4X/LPDDR5X读写时序、串扰（NEXT/FEXT）、插损、阻抗连续性、电源噪声、抖动预算的仿真与调试
主导PCB、封装基板、连接器通道的损耗建模与裕量闭环，解决高频ISI、串扰耦合、时序违例、眼图收缩等核心SI问题，保障高速链路长期稳定工作
③ 电源与热设计可靠性体系搭建
负责BBU多档电源拓扑、LDO/DC-DC电源树规划、低抖动时钟电路设计
结合芯片功耗状态模型（Active/Standby/Self-Refresh/DPD）完成动态功耗预算分配
建立PCB传导+辐射复合散热评估模型，完成功耗瞬态响应、热平衡、高温降额、老化可靠性设计，保障整机高低温、长期老化、极限工况稳定性
④ EMC、量产与工程问题闭环
负责单板及整机EMC设计、静电、辐射、传导问题整改，解决高速布线带来的EMI/串扰耦合问题
主导样机调试、指标测试、问题定位、量产导入、工艺落地，沉淀标准化硬件设计规范、仿真规范、测试规范，持续优化硬件平台性能与成本
⑤ 技术团队能力建设与平台沉淀
搭建BBU高速硬件SI/PI、高速内存、电源热设计技术体系，沉淀高速链路仿真数据库、功耗预算模型、串扰抑制方案、基板选材规范，带领团队完成关键技术突破与硬件平台迭代
AI 洞察
优缺点分析
优点
- 涉及5G/6G前沿技术，技能积累深厚，行业前景广阔
- 华为平台大，项目资源丰富，能接触超高速硬件系统
- 技术难度高，需要深厚的高速信号处理和硬件设计经验
- 行业竞争激烈，需持续学习新技术以保持竞争力
缺点 / 挑战
- 技术挑战性强，有利于个人专业能力提升和职业发展
- 工作强度可能较大，需应对快速迭代和工程问题闭环压力
- 适合有3年以上硬件研发经验、对高速信号完整性有浓厚兴趣、追求技术深度和挑战的工程师
角色解读
- 可向高级硬件架构师或技术专家方向发展，深耕高速硬件设计领域
- 有机会参与更先进的6G通信硬件平台，承担更大规模项目
- 可转向技术管理岗位，如硬件团队负责人或项目经理
- 负责5G/6G基站BBU硬件的整机架构设计和高速链路信号完整性方案规划
- 进行高速Serdes、DDR内存的SI/PI仿真、调试与问题闭环，保障硬件稳定性
- 设计电源拓扑和热管理系统，完成可靠性验证与EMC整改
- 带领团队进行技术攻关，沉淀硬件设计规范和平台迭代
- 精通高速硬件架构设计与高速链路仿真，如PAM4 Serdes和DDR时序分析
- 熟练使用SI/PI仿真工具和硬件测试仪器，具备电源、热设计及EMC整改能力
- 掌握基站硬件量产和可靠性工程经验，能解决复杂工程问题
- 具备团队协作和技术引领能力，推动硬件平台持续优化
申请策略
- 研究华为ICT BG部门业务方向，关注其基站硬件技术路线
- 面试前准备具体项目案例，用STAR法则描述技术攻坚过程
- 突出高速链路设计、SI/PI仿真项目经验，特别是112G PAM4或DDR5X相关成果
- 强调基站硬件量产、EMC整改或热设计等实际工程问题解决案例
- 列出使用的仿真工具（如HyperLynx、ADS）和测试仪器，展示动手能力
- 提及团队协作或技术规范沉淀经验，体现综合能力
- 建议深入学习高速Serdes协议（如OIF CEI）和DDR最新标准，更新技术知识
- 可补充信号完整性仿真高级技巧，如通道损耗建模和抖动预算分析
面试指南
- 使用STAR法则（情境、任务、行动、结果）描述项目经验，突出技术难点和解决方案
- 结合具体工具和仿真数据，详细说明SI/PI分析过程，展示专业深度
- 强调系统思维和闭环能力，从设计、仿真、测试到量产落地的全链路经验
- 请描述一个你主导的高速硬件架构设计项目，遇到了哪些SI/PI挑战？
- 如何仿真和优化112G PAM4链路的串扰和眼图问题？
- 解释你在电源噪声和热设计方面的方法，如何保障整机可靠性？
- 遇到EMC整改问题，你的排查和解决流程是什么？
- 如何推动硬件平台迭代和技术团队能力建设？
职位点评
薪资福利75
成长发展85
工作生活60
使命价值80
薪资福利
75中等
JD未提及具体薪资，但岗位要求高技能和经验，市场薪资有竞争力，基本补偿需求能得到满足。
薪资信号未披露（AI估算：1.8千–3.5万/月）
成长发展
85较高
涉及5G/6G前沿硬件技术，有技术攻坚和平台迭代机会，技能成长空间大。
技术前沿前沿/新兴技术
技术栈高速Serdes、PAM4、DDR5X、SI/PI仿真、EMC设计
成长机会技术团队能力建设与平台沉淀
业务类型ambiguous
工作生活
60中等
JD未提及办公模式和工作生活平衡，硬件开发通常需现场办公，灵活性有限。
工作模式未明确
办公地点未明确
加班情况未提及（无法判断）
使命价值
80较高
参与通信基础设施创新，推动5G/6G硬件发展，具有正向社会影响力和技术使命感。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
Watch Jobs