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平头哥-封装设计高级工程师-深圳
平头哥-封装设计高级工程师-深圳
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公半导体封装测试
半导体封装测试
Dfm
Fan-Out
Interposer
Mentor Calibre
封装设计
数据中心芯片
良率分析
值不值得投
71综合评分
综合评分 71
大芯片先进封装核心岗，技术前沿、成长性强，量产节点压力不小，作息与办公模式需与 HR 确认。
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
参考估算薪资
根据职位描述推断，供对比参考
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 4000 个在招
职位详情
关于这个职位
面向阿里平头哥数据中心芯片（CPU/GPU/AI 加速器），主导先进封装方案的设计与落地
你需要统筹 Floorplan、Bump Matrix、Pinmap、Interposer、Substrate 设计，推进 Chiplet 划分与 Die-to-Die 互连，并从设计、验证、NPI 一路把控到量产，完成 DFM 与良率风险评估，同时参与封装新技术预研
最低要求
硕士及以上学历
芯片物理设计、半导体材料、工艺、机械、结构力学、材料力学、电子封装、半导体制程等相关专业背景
具备数据中心芯片（CPU/GPU/AI 加速器/网络芯片等）开发的实战经验，熟悉大尺寸、高功耗、高 I/O 密度芯片的封装设计挑战
对封装设计具备实操经验，熟练掌握 Chiplet、Fan-out、TSV/RDL/Interposer 等至少一类封装方案的设计与落地
具备扎实的封装制造工艺知识，能独立完成设计与制程的匹配性评估及 DFM/良率分析
熟练使用封装设计 EDA 工具，如 APD/Innovus、Mentor Calibre 等设计/验证软件，具备 Python/Tcl/Skill 等脚本开发能力者优先考虑
具备 4 年以上封装设计相关经验，有主导完整芯片封装项目从设计到量产的经历者优先
具备良好的英语读写与沟通能力，能够与海内外 Foundry/OSAT 及技术伙伴独立开展协作
同时，我们还希望你：
具备较强的技术领导力与责任心，能够在复杂项目中主导决策并推动跨团队协同落地
学习能力强，对封装前沿技术保有好奇心，并能快速适应新环境与新技术
优秀的沟通能力和团队协作精神，能够与设计、工艺、验证、供应链及外部伙伴高效合作，共同达成目标
对所在领域有热情，善于独立思考、反思总结，带动团队成长
具备良好的承压能力与心理韧性，能够在量产攻坚等关键节点稳定输出
工作职责
面向数据中心芯片产品（CPU/GPU/AI 加速器等），主导定制具备行业竞争力的高质量封装解决方案
基于芯片应用场景与系统需求，牵头开展 Floorplan、Bump Matrix、Pinmap、Interposer、Substrate 的评估与设计，统筹 Chiplet 划分、Die-to-Die 互连等封装关键设计环节
从设计、验证、NPI 到量产，端到端把控封装方案设计与制程工艺的匹配度，开展可制造性（DFM）与良率风险评估，保证芯片封装方案的量产可制造性与可靠性
参与行业调研与封装技术预研，主导或参与新技术、新工艺的开发与落地，为芯片产品路线图提供有前瞻性和竞争力的封装解决方案
优先资格
具备 Python/Tcl/Skill 等脚本开发能力者优先考虑
有主导完整芯片封装项目从设计到量产的经历者优先
AI 洞察
优缺点分析
优点
- 平台与产品规格高：面向数据中心大芯片，封装尺寸、功耗、I/O 密度都在行业前沿，项目含金量高
- 技术栈稀缺：Chiplet、Interposer、Die-to-Die 互连是当前先进封装的核心方向，技能积累具备长期价值
- 端到端参与：从设计到 NPI、量产全流程覆盖，比只做前端设计或只做工艺更全面
- 对外协作面广：需与海内外 Foundry/OSAT 对接，有助于建立行业视野与人脉
- 知识跨度大：需要同时理解设计、材料、结构力学与制程工艺，学习曲线较陡
- 偏好端到端负责项目、愿意与外部供应链打交道的候选人更为契合
缺点 / 挑战
- 项目复杂度高：大尺寸、高功耗芯片的封装方案涉及多物理场与多团队协同，决策压力较大
- 量产节点压力明显：JD 明确提出需在量产攻坚等关键节点稳定输出，节奏紧张时工作强度不低
- 适合有 4 年以上封装设计经验、希望在先进封装方向深耕，且能承受量产节点压力的工程师
角色解读
- 在先进封装这一芯片性能提升的关键环节持续深耕，可成长为封装技术专家或架构级方案负责人
- 随着 Chiplet、2.5D/3D 先进封装需求上升，相关经验在大算力芯片公司、Foundry、OSAT 间具备较强可迁移性
- 表现优秀者可向技术管理方向发展，牵头封装团队或跨团队项目
- 负责数据中心芯片（CPU/GPU/AI 加速器）的封装方案设计，包括 Floorplan、Bump Matrix、Pinmap、Interposer、Substrate 的评估与设计，并统筹 Chiplet 划分与 Die-to-Die 互连
- 端到端跟进封装方案从设计、验证、NPI 到量产的落地，开展 DFM 与良率风险评估，保证方案可制造、可量产
- 参与封装前沿技术的调研与预研，把新工艺、新方案导入到芯片产品路线图中
- 扎实的先进封装设计能力，熟练掌握 Chiplet、Fan-out、TSV/RDL/Interposer 中至少一类方案的落地经验
- 熟悉封装制造工艺，能独立完成设计与制程匹配性评估、DFM 与良率分析
- 熟练使用 APD/Innovus、Mentor Calibre 等封装设计与验证 EDA 工具，具备 Python/Tcl/Skill 脚本能力更佳
- 能与海内外 Foundry/OSAT 及跨职能团队（设计、工艺、验证、供应链）用中英文高效协作
申请策略
- 阿里芯片业务线较广，投递前先了解平头哥当前的产品方向（如倚天 CPU、AI 加速器等），把项目经历对齐到对应芯片类型
- 准备好说明你对“可制造性”和“量产良率”的具体理解，这是该岗位反复强调的核心诉求
- 突出你主导或深度参与过的芯片封装项目，写清楚芯片类型（CPU/GPU/AI 加速器）、封装形式与项目所处阶段
- 量化封装方案的难点与成果，例如尺寸、功耗、I/O 数量、Bump pitch、良率提升幅度或量产导入结果
- 列出你实际使用过的 EDA 工具（APD/Innovus、Mentor Calibre 等）与脚本能力（Python/Tcl/Skill）
- 体现与 Foundry/OSAT 的对接经验、DFM 评审与 NPI 量产导入的经验
- 补齐 Chiplet、2.5D/3D Interposer、Fan-out 等先进封装方案的原理与实操案例，能讲清各自的适用场景与风险点
- 强化封装相关仿真与数据分析能力，如热-力仿真、良率数据分析脚本化，提升 DFM 评估的说服力
面试指南
- STAR 结构：先讲清芯片与封装方案背景（S），再说明你承担的职责与决策点（T/A），最后用良率、进度、量产结果等具体数据收尾（R）
- 技术题采用“约束—方案—权衡—验证”的顺序回答：先列出尺寸、功耗、成本、制程能力等约束，再给方案并说明为什么这样选，最后说如何验证风险
- 协作类问题突出你如何定义问题边界、拉齐各方目标并推动闭环，而不只是描述沟通频繁
- 请介绍一个你主导过的芯片封装项目，从需求到量产你具体负责哪些环节？
- 面对大尺寸、高功耗、高 I/O 密度芯片，你在 Floorplan、Bump Matrix、Pinmap 上是如何做取舍的？
- 你如何评估一个封装方案的可制造性（DFM）？举一个你识别并解决良率问题的例子
- Chiplet 划分与 Die-to-Die 互连你会如何设计？主要考量哪些因素？
- 你与 Foundry/OSAT 协作时，遇到过哪些分歧？是怎么推动解决的？
职位点评
薪资福利68
成长发展87
工作生活48
使命价值80
薪资福利
68中等
JD 未披露薪资与福利信息，但岗位对学历与先进封装经验要求较高，技能稀缺性通常对应市场偏上水平。
薪资信号未披露（AI估算：3.0千–5.5万/月）
成长发展
87较高
岗位处于先进封装这一技术前沿，覆盖设计到量产全流程，并明确包含技术预研与新技术落地，技能成长空间大。
技术前沿前沿/新兴技术
技术栈Chiplet、Die-to-Die 互连、Interposer、Fan-out、TSV/RDL、Bump Matrix、Pinmap、Floorplan、DFM、APD/Innovus、Mentor Calibre、Python、Tcl、Skill
成长机会参与行业调研与封装技术预研、主导或参与新技术、新工艺的开发与落地、能够在复杂项目中主导决策并推动跨团队协同落地
业务类型profit_center
工作生活
48较低
JD 未说明办公模式与作息安排，但明确要求良好的承压能力与心理韧性，并提到量产攻坚等关键节点需稳定输出。
工作模式未明确
办公地点未明确
加班情况JD含高强度暗示词
使命价值
80较高
岗位面向数据中心 CPU/GPU/AI 加速器芯片，属于算力基础设施核心环节，技术自主与产业价值明确，但 JD 本身未使用使命类表述。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
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