安克创新
Digital RTL Engineer
Digital RTL Engineer
发布于 大约 16 小时前普通员工/个人贡献者
深圳市
中级经验
全职员工
仅现场办公
学历未注明
硬件工程
Axi总线
Dsp
Risc-V
Rtl设计
Soc
Vhdl
数字电路
芯片设计
功能仿真
AI 估算 · 25k–45k
深圳芯片研发岗，大厂上市，技术难度高，薪资竞争力强。
职位详情
关于这个职位
该职位是安克创新芯片研发团队的数字RTL工程师，主要负责数字模块的RTL设计、功能仿真及文档编写，并参与RISC-V、DSP、AXI总线等核心模块的开发
你将参与到高性能芯片的底层设计，与架构和验证团队紧密协作，推动芯片从设计到流片的全流程
适合有数字电路设计经验、热爱芯片底层技术的硬件工程师
最低要求
本科及以上学历，电子工程、微电子或相关专业
熟悉数字电路设计，有RTL编码经验
熟悉Verilog/VHDL
了解ASIC设计流程
良好的团队协作和沟通能力
工作职责
负责数字模块的RTL设计及功能仿真
编写设计文档
参与RISC-V、DSP、AXI总线等模块的设计与优化
与验证团队合作确保设计正确性
参与芯片前端流程的各个阶段
优先资格
有RISC-V、DSP或AXI总线相关设计经验者优先
有功能仿真和时序分析经验者优先
熟悉Perl/Python等脚本语言者优先
有低功耗设计经验者优先
AI 洞察
优缺点分析
优点
- 安克创新作为消费电子巨头，芯片自研投入大，项目前景好
- 参与RISC-V等前沿技术，技能积累扎实，行业认可度高
- 大厂薪资福利有竞争力，职业发展空间大
- 对技术深度要求高，需要持续学习架构和工具
- 团队可能处于组建阶段，流程和规范需逐步完善
- 适合有数字设计经验、热爱底层硬件、渴望在芯片领域深耕的工程师
缺点 / 挑战
- 芯片设计周期长，工作压力集中，流片前加班较多
角色解读
- 向资深数字设计工程师发展，成为芯片子系统的技术负责人
- 横向转型至芯片架构、验证或后端设计等方向
- 积累芯片全流程经验后，可晋升为芯片项目经理或技术专家
- 负责数字模块的RTL代码编写和功能仿真，确保逻辑正确性
- 参与RISC-V、DSP、AXI总线等核心模块的设计与优化
- 编写设计文档，与验证、后端团队协作推进芯片流片
- 扎实的数字电路设计基础，熟练掌握Verilog/VHDL
- 熟悉ASIC设计流程，具备RTL编码和仿真经验
- 了解计算机体系结构，对RISC-V或DSP有认知更佳
申请策略
- 准备一个完整的数字模块设计案例，能清晰讲解设计思路和验证策略
- 关注安克创新芯片产品方向（如AIoT、快充芯片），展示行业理解
- 突出RTL设计项目经验，特别是RISC-V、DSP或AXI相关
- 列出流片成功案例（如有），强调从设计到验证的闭环
- 展示脚本自动化能力（Perl/Python）和工具掌握程度
- 复习RISC-V指令集架构和典型微架构设计
- 练习使用Synopsys/Cadence主流EDA工具进行综合和仿真
- 了解低功耗设计方法（如时钟门控、电源域）
面试指南
- STAR法则：情境、任务、行动、结果，结构清晰
- 技术问题：先讲原理，再结合实际项目经验，最后总结关键点
- 请描述你参与的一个RTL设计项目，包括架构选择、时序收敛过程
- RISC-V和ARM在微架构上有什么主要区别？
- 如何处理跨时钟域信号同步？
- 讲一个你遇到的功能仿真bug，如何定位和修复？
- AXI总线中outstanding传输如何提高性能？
- 复习经典数字电路面试题（时序分析、状态机、CDC等）
职位点评
73
综合评分
大厂芯片自研、前沿RISC-V技术栈、高薪但WLB一般。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
最适合追求技术深度和职业成长、能接受较高工作强度的求职者。
表现最好
成长发展
相对薄弱
工作生活
薪资福利80
成长发展85
工作生活50
使命价值65
薪资福利
80较高
薪资位于行业较高水平，大厂福利完善，但未提及具体福利细节。
薪资信号偏高 (25K-45K/月)
成长发展
85较高
芯片自研项目技术前沿，涉及RISC-V等先进架构，成长空间大。
技术前沿前沿/新兴技术
技术栈RISC-V、DSP、AXI总线、RTL设计
业务类型profit_center
工作生活
50较低
仅现场办公，芯片行业加班常见，但未明确说明。
工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
65中等
芯片自研助力国产替代，有一定使命感，但产品导向偏消费电子。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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