楷登电子
Lead Design Engineer - Verification
Lead Design Engineer - Verification
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Asic验证
Cdc/Rdc
Pcie
Systemverilog
Usb4
Uvm
Vmanager
低功耗验证
值不值得投
84综合评分
综合评分 84
核心IP验证岗，技术前沿且成长空间大，薪资竞争力强，适合追求技术深度的IC验证工程师。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
3.5万
与芯片设计中位数基本持平
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
93 个在招 · 其中芯片设计 20 个
市场机会
选择不多
南京 · 芯片设计 · 8 个在招
职位详情
关于这个职位
该职位负责高性能消费类PHY（如USB4、PCIe等）的IP验证工作，需开发和维护基于UVM的验证环境并推动覆盖率收敛
你需要与全球团队及跨部门紧密合作，参与从验证计划制定到前后硅调试的全流程，确保IP交付的高质量
最低要求
电子/计算机工程或相关专业硕士/本科学历
年以上数字/ASIC验证相关工业界工作经验
具备SystemVerilog和UVM的扎实实操经验
熟悉约束随机验证、功能覆盖率和基于断言验证的最佳实践和流程
了解一种或多种行业串行标准（如USB、DP、PCIe、以太网等）及其链路训练/电源管理/协议分层
具备验证规划和覆盖率驱动签核（signoff）的经验
理解模拟混合信号验证的基础知识，以及物理接口IP及其典型应用的系统视角
具备“One Team”心态，热衷于创新，拥有积极解决问题的态度
具备较强的跨职能沟通能力，能熟练使用英语和普通话
自我驱动，积极性高
工作职责
作为IP验证团队的贡献者和高级技术工程师，专注于高性能消费类PHY（包括eUSB2v2、USB4-PHY、PCIe、eDP/DP、SATA等）
开发和维护基于UVM的验证环境：包括测试平台架构、agents/UVCs、sequences、scoreboards、寄存器模型（UVM RAL）和checkers，覆盖从模块级到PHY顶层及控制器+PHY子系统级
根据协议规范和设计文档创建验证计划（vPlan）
定义功能覆盖率模型、断言（SVA）和测试策略（包括边界条件和错误注入）
推动覆盖率收敛和签核质量指标
使用仿真/回归平台（Xcelium、vManager）运行和维护回归测试
使用波形工具（Verisium/SimVision）对故障进行分类、调试RTL/测试平台问题，并追踪至根本原因和闭环
根据项目需求应用低功耗验证（电源岛、状态保持、隔离）、时钟/复位域交叉检查（CDC/RDC）、X传播、门级仿真和形式化技术
集成和配置串行协议的商业VIP
与固件和设计团队合作，验证固件/硬件交互及PHY启动/配置流程
与设计团队合作进行特性的可测试性设计，支持全球客户的实验室启动和前后硅调试
与项目管理团队紧密合作，与南京及全球多个地区的不同技能团队合作，高质量完成IP交付
为客户发布贡献验证基础设施、方法论和质量保证（QA）
优先资格
在先进工艺节点下，具有高速串行接口链路IP（PHY/PCS/controller）的直接验证经验
熟悉Cadence验证工具套件：Xcelium、vManager、Verisium、JasperGold（formal/CDC）、Palladium emulation
具有低功耗验证（UPF/CPF）、门级仿真和混合信号协同仿真经验
具备脚本和自动化技能：Python、Perl、Tcl、Makefile/回归基础设施
对AI辅助验证有兴趣
具有controller+PHY子系统级验证经验
AI 洞察
优缺点分析
优点
- 平台优势显著，能接触到全球最核心的高速接口IP验证技术及全套行业领先工具链
- 技术深度要求高，涉及先进工艺节点和复杂协议，有利于构建极高的个人技术壁垒
- 跨国团队协作经验丰富，有助于提升全球化视野和跨文化沟通能力
- 高速串行协议（如USB4、PCIe）规范极其复杂，学习曲线陡峭，需要持续投入精力钻研
- 适合具备3年以上数字验证经验，对高速接口协议有深入理解，且希望在半导体头部企业深耕底层技术的极客型人才
缺点 / 挑战
- 前后硅调试及跨时区全球团队协作可能带来一定的沟通成本和时间管理压力
角色解读
- 从高级验证工程师向技术专家（Technical Lead）或验证架构师发展
- 在头部EDA公司能接触到最前沿的IP验证方法论，积累深厚的底层技术壁垒
- 未来可向验证团队管理方向转型，或深耕高速接口协议领域的系统级设计
- 负责高性能消费类PHY（如USB4、PCIe等）的IP验证，开发和维护基于UVM的验证环境
- 制定验证计划，推动覆盖率收敛，并参与前后硅调试及跨部门协作
- 集成商业VIP，验证固件/硬件交互及PHY启动配置流程，确保IP高质量交付
- 精通SystemVerilog和UVM，熟悉高速串行协议（PCIe/USB等）及验证规划
- 具备低功耗验证、CDC/RDC检查及脚本自动化（Python/Perl）能力
- 熟练使用Xcelium、vManager等仿真回归平台及波形调试工具
申请策略
- 准备好过往项目中推动覆盖率收敛或解决系统性Bug的具体案例，展现技术深度与闭环能力
- 突出在UVM验证环境搭建、覆盖率驱动验证方面的实战经验及具体指标成果
- 详细列出熟悉的高速串行协议（如PCIe/USB）及使用的验证工具（如Xcelium, vManager）
- 展示在低功耗验证、CDC/RDC检查或混合信号验证中的复杂问题解决案例
- 复习并深化对高速接口协议链路训练、电源管理状态机的底层理解
- 提升Python/Perl脚本能力，了解AI辅助验证等前沿概念在自动化回归中的应用
面试指南
- 采用STAR法则（情境、任务、行动、结果），在技术问题上先阐述协议/规范的核心难点
- 接着说明你的验证策略（如分层验证、断言检查、约束随机配置），最后强调覆盖率收敛和签核的量化结果
- 请描述一个你主导的基于UVM的复杂验证环境架构，你是如何设计agent和scoreboard的？
- 在验证PCIe或USB等高速协议时，你是如何处理链路训练和电源管理状态的验证的？
- 请分享一次你使用CDC/RDC或低功耗验证技术解决复杂问题的经历
- 当仿真回归出现大量失败时，你的调试和分类策略是什么？
- 深入复习SystemVerilog/UVM核心机制及高速串行协议（PCIe/USB）的底层状态机
- 了解Cadence的验证工具链（Xcelium, JasperGold等）的基本原理及优势场景
职位点评
薪资福利85
成长发展90
工作生活75
使命价值80
薪资福利
85较高
该岗位提供具有市场竞争力的薪酬和完善的福利体系，薪资水平在南京IC验证领域处于中上游，整体物质回报较好。
薪资信号未披露（AI估算：2.5千–4.5万/月）
成长发展
90较高
岗位涉及最前沿的高速接口PHY验证及先进工艺节点，能接触到全套行业领先验证工具链，技术成长空间极大。
技术前沿前沿/新兴技术
技术栈SystemVerilog、UVM、PCIe、USB4、Xcelium、vManager、Verisium、JasperGold、Python、Perl
成长机会develop leaders and innovators、contribute to verification infrastructure, methodology
业务类型profit_center
工作生活
75中等
职位描述未明确说明工作模式和加班情况，相关福利和弹性工作政策需进一步确认，整体生活化动机满足度处于中等水平。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
80较高
致力于解决他人无法解决的技术难题，推动全球科技领域的创新，具有较高的行业使命感和技术成就感。
行业发展高速增长赛道
社会影响中性/一般
使命信号make an impact on the world of technology、doing work that matters、solve what others can’t
创新程度开拓性创新（行业首创）
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