Digital Verification Engineer(J11775)

优缺点分析

角色解读

• 从模块级验证工程师向系统级验证/验证架构师发展
• 可向设计验证（DV）经理或验证方法论专家方向晋升
• 也可转岗至数字设计、DFT或芯片后端等相邻领域
• 参与芯片验证策略制定，设计验证计划和方案
• 使用SystemVerilog和UVM搭建模块级/系统级验证平台
• 编写并执行定向随机测试，分析功能覆盖率和代码覆盖率，确保验证完备性
• 利用脚本语言优化回归测试流程，提升验证效率
• 精通SystemVerilog和SVA，熟悉UVM验证方法学
• 熟练使用VCS、Xcelium、Verdi等主流EDA工具
• 掌握至少一种脚本语言（Python/Perl/TCL/Shell），并能编写自动化脚本
• 理解数字芯片前端设计流程与验证流程，具备调试和分析能力

申请策略

• 申请前可以了解豪威集团的产品方向（如CMOS图像传感器），以便在面试中展示对业务的理解
• 准备好介绍一个你独立完成的验证项目，突出你的思路和遇到的问题解决过程
• 突出你在SystemVerilog和UVM方面的实际项目经验，如搭建过完整验证平台
• 强调你使用过的EDA工具（VCS、Verdi等）及解决了哪些复杂的调试问题
• 体现你的脚本开发能力，例如用Python或Perl编写过自动化回归工具
• 如果参与过芯片流片项目，务必说明你的验证贡献和成果
• 如果对UVM不够熟悉，可以学习UVM源码，并尝试搭建一个小型验证环境实践
• 巩固SystemVerilog的随机约束、功能覆盖率等高级特性

面试指南

• 对于项目类问题，采用STAR法则：描述情景、任务、行动和结果，重点突出你在验证中的实际贡献和难点攻克
• 对于技术概念题，可以先给出定义，再结合自己的项目实例解释应用场景，最后总结关键点
• 对于开放性问题，可以分步骤陈述，体现逻辑性，并适当引出你的实际经验
• 请介绍一个你使用UVM搭建验证平台的完整流程
• SystemVerilog中interface和class的区别？你如何理解随机约束和功能覆盖率？
• 你如何分析一个bug是设计问题还是验证环境问题？
• 你使用过哪些脚本语言优化回归测试？具体怎么做的？
• 对数字芯片验证流程中代码覆盖率和功能覆盖率的关系有什么理解？