豪威集团
WH001-数字电路设计工程师(J11841)
WH001-数字电路设计工程师(J11841)
发布于 大约 14 小时前普通员工/个人贡献者
武汉市
无经验要求
全职员工
仅现场办公
学历未注明
芯片设计
Asic
Fpga
Rtl
形式验证
时序分析
计算机体系结构
逻辑综合
AI 估算 · 15k–25k
芯片设计行业需求旺盛，武汉薪资中等偏上，上市企业福利较好，应届生起薪约15-25k/月
职位详情
关于这个职位
作为数字电路设计工程师，你将参与芯片模块的设计与验证，负责从RTL设计到FPGA原型验证的完整流程
该职位适合对ASIC设计流程和Verilog熟悉的应届生，能够在实际项目中积累数字芯片设计经验
最低要求
熟悉计算机体系结构，熟悉ASIC设计流程
熟练掌握Verilog硬件设计语言、RTL设计方法学，熟练使用各种常用的仿真工具
理解逻辑综合、时序分析、形式验证等基本概念
熟练掌握C/C++语言，能使用C语言对硬件建模，协同硬件仿真
工作职责
负责模块设计，撰写文档
负责制定模块验证计划、仿真及分析验证覆盖率
负责synthesis等design flow方面的工作
负责模块的FPGA原型验证
AI 洞察
优缺点分析
优点
- 芯片设计行业前景好，技术含量高
- 豪威集团是上市大厂，平台稳定
- 可参与完整芯片设计流程，积累流片经验
- 工作强度大，项目周期紧张
- 对专业技能要求高，需要持续学习
- 武汉半导体生态相对一线城市稍弱
- 适合电子工程、微电子等相关专业，对数字芯片设计有浓厚兴趣的应届生
缺点 / 挑战
暂无明显挑战项
角色解读
- 从数字设计工程师起步，逐步深入复杂模块设计
- 可向芯片架构师或验证专家方向发展
- 有机会参与完整芯片流片项目，积累实战经验
- 负责芯片模块的RTL设计，编写设计文档
- 制定模块验证计划，进行仿真和覆盖率分析
- 参与逻辑综合等设计流程工作
- 负责模块的FPGA原型验证
- 熟练掌握Verilog和RTL设计方法学
- 熟悉ASIC设计流程和计算机体系结构
- 掌握C/C++并能对硬件建模
- 理解逻辑综合、时序分析、形式验证等概念
申请策略
- 关注豪威集团的产品方向，了解CMOS图像传感器等业务
- 准备介绍自己参与过的数字设计项目
- 突出相关课程项目和芯片设计实习经历
- 强调Verilog和ASIC设计流程的实际应用
- 展示C/C++编程能力和硬件建模经验
- 复习数字电路和计算机体系结构基础知识
- 练习用Verilog编写简单模块并仿真
- 了解逻辑综合和时序分析的基本流程
面试指南
- 用STAR法则回答项目经验，突出个人贡献和结果
- 对于技术问题，先讲原理再结合例子说明
- 如果不会，坦诚并展示解决问题的思路
- 请介绍一下你在数字电路设计方面的项目经验
- 解释一下异步FIFO的设计思路
- 如何保证RTL代码的可综合性和时序收敛？
- 描述一下你理解的ASIC设计流程
- 你用Verilog实现过哪些模块？
职位点评
73
综合评分
芯片设计岗位，技术含量高，成长性强，薪资有竞争力但具体未披露，工作地点武汉，WLB不明确
从起薪待遇、成长路径、工作节奏和岗位方向综合评估，方便比较职业起点。
更适合这类人
适合追求技术成长和行业前景，能够接受一定工作强度和现场办公的应届生。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展85
工作生活50
使命价值70
薪资福利
75中等
上市芯片公司，薪资水平有竞争力，但具体数额未披露，稳定性较好。
薪资信号未披露（AI估算：15K-25K/月）
成长发展
85较高
技术成长性强，能接触完整芯片设计流程，技能积累价值高，但缺乏明确的晋升/培训信号。
技术前沿主流现代技术
技术栈Verilog、ASIC、RTL、FPGA、C/C++
业务类型ambiguous
工作生活
50较低
JD未提及远程或弹性工作，工作地点在武汉，办公地点未明确，WLB信息不足。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
70中等
芯片设计行业属于高速增长赛道，对科技自主有重要意义，但JD未明确使命导向。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
豪威集团 的其他在招职位
相似职位推荐
Watch Jobs