芯源系统
Digital Design Engineer Lead (DDR5 SPD Hub)
Digital Design Engineer Lead (DDR5 SPD Hub)
发布于 大约 14 小时前基层主管/组长
成都市
专家级经验
全职员工
仅现场办公
硕士
硬件工程
Asic
Ddr5
I²C
Rtl
Systemverilog
Uvm
Spd Hub
AI 估算 · 40k–60k
资深数字设计工程师，成都在芯片行业需求大，薪资有竞争力，外企通常13薪。
职位详情
关于这个职位
该职位是芯源系统（MPS）成都研发中心的数字设计工程师负责人，专注于DDR5 SPD Hub芯片的数字逻辑设计、实现与验证
你将领导团队开发I3C/I²C通信模块、安全逻辑及控制逻辑，并与模拟、DFT、固件等多部门协作，推动产品从架构到量产的整个过程
适合具备10年以上ASIC设计经验、熟悉内存子系统架构的资深工程师
最低要求
PhD or MS degree with 10+ years of experience in digital ASIC design.
Experience with memory subsystem architecture, preferably DDR4/DDR5 or SPD/RCD devices.
Experience with DDR5 SPD Hub or RCD/PMIC product development.
Knowledge of I3C (MIPI) protocol, I²C/SMBus, or SPD EEPROM behavior.
Experience with security logic, including encryption/authentication basics.
Strong knowledge of ASIC development process and digital design techniques.
Experience with programming, scripting and automation languages like Perl/TCL/Unix/Python and C/C++
Executing tasks that hit project milestones
工作职责
参与DDR5 SPD Hub功能的架构定义和微架构设计
开发并领导RTL（Verilog/SystemVerilog）设计，包括I3C、I²C、RCD/SPD-Hub相关控制逻辑、ECC/奇偶校验和保护机制
使用标准RTL/DV语言（Verilog、SV、UVM）执行并领导数字设计验证/测试用例，具备良好的规格/测试计划文档编写能力
与数字设计团队紧密合作，并与模拟/混合信号、DFT和物理设计团队协作，支持全芯片集成
与固件和验证团队紧密合作，确保正确的系统级行为
熟悉行业标准ASIC工具/流程：数字仿真器、综合工具、DFT、LEC、STA等
参与工程样品的调试、验证和失效分析
编写设计规格、时序图和集成指南等文档
具备良好的英语书面/口头沟通能力和团队合作精神
优先资格
embedded designs and/or firmware development
knowledge of power management industry/applications
experience of mixed signal design
I2C, I3C, SPI, USB, PMBUS/USB-PD
AI 洞察
优缺点分析
优点
- 接触前沿的DDR5技术，参与行业顶级的内存接口芯片开发，技术含量高
- 美资企业，工作文化规范，注重创新和可持续发展，平台稳定
- 领导角色有助于锻炼技术管理和跨团队协作能力，职业发展空间大
- 要求10年以上经验，且涉及多种复杂协议（I3C、I²C、SPD），学习曲线陡峭
- 需要与多个团队（模拟、DFT、固件）频繁沟通，对英语和协作能力要求高
缺点 / 挑战
- 芯片开发周期长，需严格把控项目里程碑，工作压力可能较大
- 适合资深数字设计工程师，具备内存接口或ASIC架构经验，希望技术领导角色，能承受项目压力并热爱芯片设计
角色解读
- 技术纵深：从数字设计专家成长为芯片架构师，主导下一代内存接口芯片的架构定义
- 管理方向：从技术负责人晋升为研发经理，带领更大规模的数字设计团队
- 横向扩展：深入理解混合信号设计、固件或系统验证，成为全栈芯片工程师
- 领导DDR5 SPD Hub芯片的数字逻辑设计与验证，包括I3C/I²C通信模块、安全逻辑和控制逻辑
- 与模拟、DFT、固件等多团队协作，完成全芯片集成和系统级验证
- 参与芯片从架构定义到量产的整个流程，包括调试和失效分析
- 撰写设计规格、时序图和集成指南等技术文档
- 扎实的ASIC数字设计基础，精通Verilog/SystemVerilog和UVM验证方法学
- 熟悉内存子系统架构（DDR4/DDR5）和SPD Hub/RCD协议
- 掌握I3C、I²C等串行总线协议及安全逻辑设计
- 熟练使用脚本语言（Perl/Python/TCL）和ASIC工具流程
申请策略
- 在简历和面试中强调你对DDR内存体系的理解，以及如何解决复杂设计问题的案例
- 了解MPS公司的产品和市场定位，表达对其创新文化的认同
- 突出DDR/DDR5或SPD Hub/RCD相关的项目经验，说明你在其中的具体贡献
- 重点展示RTL设计（Verilog/SystemVerilog）和验证（UVM）的深度，以及成功流片经历
- 强调领导经验，如带领过设计团队、主导架构或跨团队协作的项目
- 列出脚本自动化（Perl/Python）和ASIC工具流程的熟练程度
- 如果对I3C协议不熟悉，建议学习MIPI I3C规范，并练习相关设计
- 了解DDR5 SPD Hub的JEDEC标准，熟悉安全逻辑（加密/认证）的基本原理
面试指南
- 用STAR方法（情境-任务-行动-结果）回答项目经验问题，量化成果
- 对于协议问题，从协议标准、信号时序、设计难点等角度系统性回答
- 对于领导力问题，结合具体事例说明你如何分配任务、解决冲突、推动进度
- 请详细描述你之前参与过的DDR4/DDR5接口芯片设计项目，你在其中扮演的角色和遇到的挑战
- I3C协议与I²C的主要区别是什么？在设计I3C控制器时需要考虑哪些关键点？
- 如何处理跨时钟域（CDC）问题？请举一个实际案例
- 你在验证中是如何使用UVM的？如何确保覆盖率收敛？
- 你如何领导一个数字设计团队完成项目里程碑？请分享你的管理风格和经验
职位点评
65
综合评分
前沿DDR5数字设计领导岗，技术成长性强，但工作地点固定、WLB不明确。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
最适合追求技术深度和领导力发展的求职者，愿意投入高强度工作以获取前沿芯片设计经验。
表现最好
成长发展
相对薄弱
工作生活
薪资福利70
成长发展85
工作生活40
使命价值50
薪资福利
70中等
薪资未披露，但基于美资企业、资深岗位及成都市场，预计薪资有竞争力。福利方面JD未提及，综合评分中等偏上。
薪资信号未披露（AI估算：40K-60K/月）
成长发展
85较高
DDR5属于主流现代技术，技术要求高，学习曲线陡峭，能显著提升技术深度。领导角色提供管理经验，但JD未明确晋升通道，整体发展性强。
技术前沿主流现代技术
技术栈DDR5、SPD Hub、I3C、I²C、RTL、Verilog、SystemVerilog、UVM、ASIC
业务类型profit_center
工作生活
40较低
仅现场办公，未提及弹性工作或WLB，可能工作强度较大。地点在成都，通勤便利度未知，整体生活化动机满足度较低。
工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
50较低
半导体行业稳定成熟，社会影响力中性，产品偏底层，直接社会价值有限。公司强调创新与可持续，但未在JD中突出使命，意义感中等。
行业发展稳定成熟行业
社会影响中性/一般
创新程度积极采用新技术
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