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芯源系统
Digital Design Engineer (New Grad)
立即应聘

Digital Design Engineer (New Grad)

发布于 大约 14 小时前

普通员工/个人贡献者

Taipei - Taiwan
无经验要求
全职员工
仅现场办公
硕士
硬件工程
Asic
Dft
Fpga
Lec
Sta
Systemverilog
Tcl
Uvm

AI 估算 · 15k–25k

该职位为应届硕博士，半导体行业在台湾薪资水平中等，考虑到公司规模和职位要求，月薪约15k-25k人民币区间。

职位详情

关于这个职位

该职位面向应届硕士/博士毕业生，加入芯源系统（MPS）的台北团队，参与数字和混合信号集成电路的设计与验证工作

你将使用业界标准的ASIC工具和流程，开发电源管理、显示驱动等芯片，应用于智能手机、笔记本、通信设备等快速增长的领域

最低要求

MS or PhD in Electrical Engineering, telecommunications, or computer science and emphasis digital design/VLSI coursework/projects.

Has the ability to work independently, follow instructions/tasks according to design specifications/procedures.
Basic knowledge of ASIC development process and digital design techniques.
Experience with programming, scripting and automation languages like Perl/TCL/Unix/Python and C/C++.

工作职责

Contributes to the design, development and verification of digital / mixed-signal IC.

Good written and verbal English communication, and strong team work skills.
Digital Design and verification/testcases using standard RTL/DV languages (Verilog, SysVerilog, UVM), strong documentation skills for spec/test plan documents.
Exposure/Basic comprehension of industry standard Asic tools/flow for daily work: Digital Simulators, synthesis tools, DFT, LEC, STA, etc.
Assist test, debug and FGPA verification.

AI 洞察

优缺点分析

优点

  • 加入全球领先的电源半导体公司，参与高性能芯片设计，技术积累扎实
  • 使用业界标准工具和流程，技能通用性强，职业发展空间大
  • 公司注重创新和可持续发展，工作氛围积极
  • 面向新毕业生，提供学习成长机会
  • 数字设计对细节要求高，调试过程可能耗时，需要耐心和严谨
  • 作为新人，需要快速掌握ASIC设计流程和工具，学习曲线陡峭
  • 适合对数字芯片设计有浓厚兴趣的EE/CS应届硕博士，具备扎实的Verilog基础，愿意在半导体领域深耕

缺点 / 挑战

  • 半导体行业竞争激烈，工作压力可能较大，需要持续学习新技术

角色解读

  • 从初级数字设计工程师起步，逐步参与更复杂的芯片项目，成为数字设计专家
  • 可向验证、DFT、后端设计或架构方向发展，积累全流程经验
  • 在MPS这样的行业领先公司，有机会接触前沿技术，未来可晋升为资深工程师或技术主管
  • 负责数字和混合信号集成电路的设计与开发，使用Verilog/SystemVerilog/UVM进行RTL编码和验证
  • 参与芯片设计流程，包括仿真、综合、DFT、STA等，确保设计满足规格要求
  • 协助测试、调试和FPGA验证，与团队协作解决设计中的问题
  • 熟练掌握Verilog/SystemVerilog和UVM验证方法学，具备数字设计基础
  • 了解ASIC开发流程和常用工具（仿真器、综合工具、STA等）
  • 具备脚本编程能力，如Perl、TCL、Python或C/C++
  • 良好的英语沟通能力和团队协作精神

申请策略

  • 了解MPS的主要产品线和在电源管理领域的优势，在面试中展现对公司的兴趣
  • 准备好讲述一个自己最成功的数字设计项目，突出解决的问题和贡献
  • 突出数字设计相关课程项目和毕业设计，尤其是使用Verilog/SystemVerilog的实践经历
  • 强调脚本编程能力（Perl/Python等）和熟悉ASIC工具链的经历
  • 如果有流片经验或FPGA验证项目，务必详细列出
  • 体现团队合作和英语沟通能力
  • 提前复习UVM验证方法学和SystemVerilog，熟悉常见验证组件
  • 练习使用Synopsys或Cadence的仿真和综合工具

面试指南

  • 对于设计类问题，采用“背景-方案-结果”的结构，强调设计选择和权衡
  • 对于验证类问题，从测试点分解出发，说明覆盖率和随机化策略
  • 对于流程类问题，展示对整个设计周期的理解，并联系具体工具
  • 请描述一个你设计的数字模块，包括架构、RTL实现和验证过程
  • 你在使用Verilog时遇到过哪些常见问题？如何解决？
  • 解释一下UVM中的sequence和driver是如何交互的
  • 你对ASIC设计流程中的DFT有什么了解？
  • 如何验证一个FIFO的正确性？请给出验证计划

职位点评

68
综合评分

技术前沿的大厂新职位，发展前景好，但工作强度可能较高。

从起薪待遇、成长路径、工作节奏和岗位方向综合评估，方便比较职业起点。

更适合这类人
适合以技术成长为首要目标的应届毕业生，愿意在半导体领域积累经验。
表现最好
成长发展
相对薄弱
工作生活
薪资福利60
成长发展85
工作生活50
使命价值70

薪资福利

60中等

公司未明确薪资和福利，但作为半导体大厂，薪资处于市场水准，对新人吸引力中等。

薪资信号未披露（AI估算：15K-25K/月）

成长发展

85较高

职位使用前沿技术和业界标准工具，新人能快速成长，但未提及明确晋升路径。

技术前沿前沿/新兴技术
技术栈Verilog、SystemVerilog、UVM、ASIC、DFT、STA、LEC
业务类型ambiguous

工作生活

50较低

要求现场办公，未提及弹性工作或WLB，可能面临加班，但地点在台北市区可能性大。

工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）

使命价值

70中等

半导体行业稳定增长，公司产品有实际应用价值，但未强调社会使命。

行业发展稳定成熟行业
社会影响中性/一般
创新程度积极采用新技术

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