华虹半导体
测试芯片工程师
测试芯片工程师
发布于 大约 14 小时前普通员工/个人贡献者
无锡市
中级经验
全职员工
仅现场办公
硕士
硬件工程
Drc
Lvs
Wat
半导体器件
版图设计
英语
测试芯片
AI 估算 · 15k–25k
结合半导体行业和无锡地区，该职位对技能要求较高，薪资具有中等竞争力。
职位详情
关于这个职位
该职位是华虹半导体的测试芯片工程师，主要负责各工艺平台测试芯片的规划、版图设计及WAT版图Tapeout支持
你将与研发团队紧密协作，确保测试芯片满足客户和开发需求，是半导体工艺验证中的重要角色
最低要求
半导体，电子工程，物理，材料科学等相关专业硕士及以上
熟悉半导体器件原理，熟悉Cadence Layout编辑软件和DRC/LVS使用
在半导体工艺或器件相关领域工作2年以上
具有良好的英语口语和写作能力
具有良好的交流能力和团队协作精神
工作职责
独立负责测试芯片的计划
完成各工艺平台测试芯片开发版图设计，质量保证，满足客户和开发项目的需求
完成WAT版图及Tapeout支持
AI 洞察
优缺点分析
优点
- 参与先进半导体工艺平台的开发，技术积累扎实
- 国企平台，工作稳定，福利待遇较好
- 无锡半导体产业聚集，职业发展空间大
- 工作内容相对专精，跨领域转型可能受限
- 可能需要应对多项目并行和紧迫的流片周期
- 现场办公，缺乏弹性工作安排
- 适合希望在半导体工艺和版图设计领域深耕、注重技术深度和稳定性的工程师
缺点 / 挑战
暂无明显挑战项
角色解读
- 可向高级测试芯片工程师或版图设计主管发展
- 转向工艺整合或器件研发岗位，积累半导体全流程经验
- 在半导体制造领域深耕，成为工艺平台验证专家
- 负责测试芯片的规划与版图设计，确保满足工艺平台验证需求
- 完成WAT测试结构的版图设计和Tapeout支持，保障流片顺利进行
- 与工艺和设计团队协作，解决版图设计和验证中的技术问题
- 扎实的半导体器件原理知识，理解器件电特性与版图的关系
- 熟练使用Cadence Layout工具，掌握DRC/LVS验证流程
- 良好的英语读写和口语能力，能够阅读技术文档并进行跨国沟通
申请策略
- 了解华虹半导体的主要工艺平台（如BCD、eNVM等），在面试中展示匹配度
- 准备一个完整的测试芯片版图设计案例，从规划到验证
- 突出半导体器件物理和工艺相关项目经验
- 详细描述使用Cadence Layout和DRC/LVS的具体案例
- 体现英语能力，如技术文献阅读或海外项目协作
- 深入学习半导体工艺整合和器件物理
- 熟悉更多EDA工具如Calibre或Mentor Graphics
面试指南
- 技术类问题：采用STAR法则（情境、任务、行动、结果）清晰阐述
- 原理类问题：先给出定义，再结合实际经验说明
- 开放性问题：展示逻辑思维和解决问题的步骤
- 请介绍你之前做过的测试芯片设计，包括规划和遇到的挑战
- DRC和LVS有什么区别？在版图验证中如何配合使用？
- 如何处理版图中的天线效应和闩锁效应？
- WAT测试结构中主要测试哪些参数？如何影响工艺监控？
- 复习半导体物理中的PN结、MOSFET等基本结构
职位点评
72
综合评分
国企半导体测试芯片岗，技术扎实，薪资中等，工作地点无锡，有行业前景。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
该职位最适合注重技术深度和职业稳定性的求职者，对工作生活平衡要求不高。
表现最好
薪资福利
相对薄弱
工作生活
薪资福利75
成长发展75
工作生活60
使命价值75
薪资福利
75中等
虽未明确薪资，但国企平台提供稳定收入和福利，无锡地区生活成本适中，整体补偿性较好。
薪资信号未披露（AI估算：15K-25K/月）
成长发展
75中等
技术内容深入，涉及先进工艺平台，但成长路径和培训未在JD中明确，发展性中等偏上。
技术前沿主流现代技术
技术栈半导体器件、Cadence、Layout、DRC、LVS
业务类型cost_center
工作生活
60中等
现场办公，工作地点在科技园，但加班情况和弹性未明确，生活方式满足度一般。
工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
75中等
半导体行业处于高速增长赛道，国产替代趋势下意义感较强，但岗位社会影响力中性。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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