长鑫存储
SOC资深整合主任工程师-Senior SOC Integration Staff Engineer(J19488)
SOC资深整合主任工程师-Senior SOC Integration Staff Engineer(J19488)
发布于 大约 3 小时前普通员工/个人贡献者
上海市 / 合肥市
高级经验
全职员工
仅现场办公
硕士
芯片设计
Dft/Dfx
Soc集成
Systemverilog
Tcl
Upf/Cpf
低功耗设计
静态时序分析(Sta)
AI 估算 · 35k–60k
资深SoC集成工程师，先进工艺稀缺技能，薪资竞争力强，综合考虑上海和合肥水平估算。
职位详情
关于这个职位
该岗位负责SoC芯片的顶层集成与物理设计协同，包括RTL质量检查、综合时序收敛和低功耗设计
你将参与先进工艺（7nm及以下）的复杂芯片项目，与物理设计、DFT团队紧密合作，是芯片从设计到流片的关键环节
适合有深厚数字IC背景、追求技术深度的资深工程师
最低要求
教育背景与专业知识：微电子、电子工程、计算机等相关专业，硕士及以上学历
专业技能与资格：精通Verilog/SystemVerilog，掌握nLint/Spyglass/CCD等flow，熟悉逻辑综合、DFT/DFX、形式验证及静态时序分析，熟悉低功耗设计方法（如UPF/CPF）并了解物理设计基本概念（布局、布线、时钟树等），能使用Python/Perl/Tcl/Shell脚本语言实现设计自动化
行业与专业经验：5年以上数字IC设计经验，参与或主导过复杂SoC设计
项目/任务成果：主导过至少一款先进工艺节点（如7nm及以下）SOC的顶层集成与物理设计协同项目
其他要求：具备良好的英文技术文献阅读能力，具有团队领导或跨职能项目协调能力
工作职责
RTL集成与质量检查：主导SOC集成RTL Quality Check和低功耗检查（UPF/CPF），负责SoC顶层模块集成、时钟/复位/MTCMOS架构规划及芯片分区与层次设计
综合与时序收敛：主导SOC顶层设计综合与DFT/DFX（scan insert/mbist insert）及APTG、SDC约束、静态时序分析、功耗PTPX分析，推动时序风险解决与收敛
物理设计协同：与物理设计团队紧密合作，协助完成顶层布局、电源规划、时钟树（CTS）和封装要求，解决时序收敛与物理违例问题
文档编写：参与编写详细的设计规格、集成指南和验证计划等文档，支撑设计流程的标准化与可追溯性
流程优化与工艺协同：参与或主导设计流程、自动化脚本和设计方法学的改进，与相关团队协作评估工艺库，推动设计流程与工艺的协同优化
AI 洞察
优缺点分析
优点
- 参与7nm及以下先进工艺SoC项目，技术含金量高，简历价值大
- 公司为存储芯片头部企业，平台稳定，资源丰富
- 岗位涉及前后端协同，能拓宽技术视野，提升综合能力
- 对技术深度和广度要求高，需要持续学习新工具和工艺知识
- 可能面临频繁的沟通协调，不仅仅是纯技术工作
缺点 / 挑战
- 工作强度可能较高，需要应对复杂的时序收敛和跨团队协作压力
- 适合有5年以上数字IC经验、热爱技术攻关、能承受一定压力并愿在芯片领域深耕的工程师
角色解读
- 技术深度方向：深耕SoC集成与物理设计协同，成为芯片后端架构专家
- 管理方向：积累团队领导经验，晋升为技术经理或项目负责人
- 行业前景：半导体国产化浪潮下，先进工艺经验极具市场价值
- 负责SoC顶层RTL集成与质量检查，包括低功耗检查（UPF/CPF）、时钟复位架构规划等
- 主导顶层综合、DFT/DFX插入、静态时序分析（STA）与功耗分析（PTPX），推动时序收敛
- 与物理设计团队协作，解决顶层布局、电源规划、时钟树等物理实现问题
- 编写设计规格与集成文档，参与设计流程自动化与工艺协同优化
- 精通Verilog/SystemVerilog，熟悉逻辑综合、DFT、形式验证和STA等数字IC设计流程
- 掌握低功耗设计方法（UPF/CPF），了解物理设计基本概念
- 能使用Python/Perl/Tcl/Shell编写脚本实现设计自动化
- 具备英文技术文献阅读能力和跨团队协调能力
申请策略
- 了解长鑫存储的业务方向和产品线，在面试中表达对存储芯片的兴趣
- 强调长期深耕半导体行业的意愿，体现稳定性
- 突出主导过的先进工艺SoC集成项目，量化时序收敛指标或芯片规模
- 重点展示DFT、低功耗设计、STA等专业技能，列出具体工具和脚本能力
- 强调跨团队协作和领导经验，展现项目管理能力
- 提前复习UPF/CPF低功耗流程和STA分析，熟悉主流EDA工具的用法
- 补充学习先进工艺（如7nm）下的物理设计约束和DFT实现细节
- 准备一两个复杂SoC集成的案例，涵盖问题解决过程
面试指南
- 采用STAR法则：情境-任务-行动-结果，突出个人贡献和量化成果
- 针对技术问题，先讲原理再讲实践，强调解决思路和权衡
- 对于协作问题，展示沟通技巧和推动结果的决心
- 请描述你主导的一个复杂SoC集成项目，遇到的最大时序挑战是什么？如何解决？
- UPF/CPF低功耗设计实现中，你如何处理电压域划分和隔离？
- 如何协调前后端团队解决物理违例问题？
- 你如何设计脚本实现自动化检查？能否举例？
- 对于7nm工艺，你认为SoC集成哪些环节最容易出问题？
职位点评
68
综合评分
先进工艺SoC集成核心岗位，技术发展空间大，薪资有望较高，但工作强度高且薪资福利未披露。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
最看重技术成长和行业前景、能接受高强度工作的资深IC工程师。
表现最好
成长发展
相对薄弱
工作生活
薪资福利65
成长发展90
工作生活40
使命价值70
薪资福利
65中等
该职位薪资水平通常较高，但JD未披露具体薪资和福利，对补偿性动机满足度中等偏上。
薪资信号未披露（AI估算：35K-60K/月）
成长发展
90较高
岗位涉及前沿工艺和复杂技术，能深度提升IC设计核心能力，发展空间大。
技术前沿前沿/新兴技术
技术栈Verilog、SystemVerilog、SoC集成、DFT、UPF/CPF、STA、低功耗设计、Python、Perl、Tcl
业务类型ambiguous
工作生活
40较低
岗位需现场办公，未提及灵活工作安排，半导体行业工作强度可能较大。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
70中等
半导体行业处于增长期，参与先进芯片设计具有产业意义，但JD未明示社会使命。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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