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DDR模拟设计高级工程师-Senior Engineer for DDR Analog Design(J19590)
立即应聘

DDR模拟设计高级工程师-Senior Engineer for DDR Analog Design(J19590)

发布于 大约 1 小时前

普通员工/个人贡献者

上海市
高级经验
全职员工
仅现场办公
硕士
硬件工程
Cdr
Ddr
Dll
Eda
Phy
Pll
Serdes
版图设计
Gddr

AI 估算 · 25k–45k

模拟设计高级工程师，5年以上经验，DDR方向人才稀缺，薪资位于行业中等偏上。

职位详情

关于这个职位

负责DDR/GDDR高速PHY接口及Chiplet模块的电路设计与仿真，指导版图设计并支持封装与PCB调试

需要扎实的模拟电路设计功底，熟悉DDR协议及高速SerDes，适合有5年以上经验、深耕高速接口领域的硬件工程师

最低要求

教育背景与专业知识：电子类相关专业硕士及以上学历，5年以上电路设计经验，具有扎实的模拟设计功底

专业技能与资格：深入理解DDR等高速存储接口协议，具备高速SerDes设计经验者优先，深入理解low-jitter系统，包括但不限于source-synchronization system、CDR、PLL，具有高速接口和SerDes PHY功能模块（Tx driver、De-emphase、DLL/PLL、Bandgap、LDO、CTLE、BBPD、PI等）设计经历，熟悉EDA工具设计电感和版图设计及s-param提取，包括传输线、螺旋电感、Tcoil、谐振电路，具有定制化低功耗高速数字电路优化设计经验，熟悉timing control和补偿、clocking distribution
行业与专业经验：3年以上DDR PHY设计经验，具备Chiplet接口或高速SerDes设计经验者优先
项目/任务成果：主导过至少一个以上DDR/GDDR PHY IP或高速接口模块的全流程设计与量产验证项目
其他要求：具备较好的自驱力及团队协作能力，能独立推进项目进度

工作职责

高速PHY接口设计：负责前沿工艺和规格下Die-to-Die、Chip-to-Chip高速PHY接口设计，以及DDR/GDDR PHY IP的模块级规格制定与电路设计仿真

Chiplet接口模块开发：负责Chiplet接口模块级规格制定及电路设计仿真，确保模块功能与性能满足系统要求
版图设计协作与指导：与版图设计工程师协作，指导关键电路的版图设计，确保布局满足模拟电路性能要求
封装与PCB设计支持：支持封装工程师进行先进封装设计及SI/PI仿真，支持硬件PCB设计以及bring-up调试
文档撰写与系统分析：撰写详细的设计与测试计划文档，针对系统架构进行性能指标分析并提供相应的解决方案

优先资格

具备高速SerDes设计经验者优先

具备Chiplet接口或高速SerDes设计经验者优先

AI 洞察

优缺点分析

优点

  • 存储芯片行业高速增长，DDR/GDDR技术持续迭代，前景广阔
  • 接触前沿工艺（先进节点）和Chiplet技术，技能极具竞争力
  • 作为高级工程师，主导全流程项目，成就感强
  • 技术门槛高，需多年模拟设计积累，学习曲线陡峭

缺点 / 挑战

  • 项目周期长，涉及多团队协作，沟通成本较高
  • 可能面临较大工作压力，需应对复杂系统调试
  • 适合有扎实模拟设计背景、热爱高速接口技术、愿意深入钻研并承受技术挑战的资深工程师

角色解读

  • 从高级工程师发展为技术专家，深入高速接口领域
  • 可转向芯片架构师或项目技术负责人，管理复杂IP开发
  • 积累先进工艺与Chiplet经验，成为行业稀缺人才
  • 负责DDR/GDDR高速PHY接口及Chiplet模块的电路设计、仿真与规格制定
  • 指导版图设计工程师完成关键电路布局，确保模拟性能
  • 支持封装和PCB设计，参与系统调试与性能分析
  • 撰写设计文档，进行系统架构性能指标分析
  • 扎实的模拟电路设计基础，熟悉DDR协议及高速SerDes
  • 深入理解低抖动系统（PLL、CDR、DLL等）及相关模块设计
  • 熟练使用EDA工具进行电路仿真、版图设计及S参数提取
  • 具备较强的问题分析与团队协作能力，能独立推进项目

申请策略

  • 提前了解长鑫存储的技术路线（如DRAM、3D堆叠），在面试中展示对行业趋势的理解
  • 准备详细的过往项目技术细节，突出解决实际问题的能力
  • 突出DDR/GDDR PHY设计项目经历，强调全流程设计及量产经验
  • 详细描述在SerDes、PLL、CDR等模块中的具体贡献
  • 展示版图优化、EDA工具使用以及跨团队协作成果
  • 提及任何Chiplet或先进封装相关经验
  • 补充Chiplet接口标准和先进封装知识（如UCIe、TSV）
  • 熟悉DDR5/GDDR6最新规范，了解低功耗设计技术

面试指南

  • 使用STAR法则（情境-任务-行动-结果）结构化回答项目经验
  • 从系统要求出发，分析设计权衡，展示技术深度
  • 强调可量化的成果（如功耗降低、抖动指标提升等）
  • 请介绍你主导过的一个DDR PHY项目，包括架构选择、设计挑战和解决方案
  • 如何设计一个低抖动PLL？请说明关键参数（jitter, phase noise）的优化方法
  • 在高速接口中，如何处理信号完整性问题？举例说明
  • 描述你如何指导版图设计工程师进行关键电路布局
  • 你如何验证一个DDR PHY IP的功能和性能？

职位点评

52
综合评分

技术前沿、成长性好，但工作强度大，WLB一般。

从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。

更适合这类人
适合追求技术深度和前沿领域的工程师，能接受高强度工作。
表现最好
成长发展
相对薄弱
工作生活
薪资福利50
成长发展85
工作生活30
使命价值70

薪资福利

50较低

JD未明确薪资和福利，薪酬信号不清晰，但高级工程师岗位通常薪资有竞争力。

薪资信号未披露（AI估算：25K-45K/月）

成长发展

85较高

技术前沿，涉及先进工艺和Chiplet，成长空间大，但未明确晋升通道。

技术前沿前沿/新兴技术
技术栈DDR、GDDR、SerDes、PLL、CDR、Chiplet、先进封装
业务类型ambiguous

工作生活

30较低

仅现场办公，未提及WLB，芯片行业通常加班较多。

工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）

使命价值

70中等

存储芯片关乎数据安全，有社会价值，行业高速增长。

行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术

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