长鑫存储
全数字锁相环设计工程师/专家-All-Digital Phase-Locked Loops Engineer/Expert(J17492)
全数字锁相环设计工程师/专家-All-Digital Phase-Locked Loops Engineer/Expert(J17492)
发布于 大约 8 小时前普通员工/个人贡献者
合肥市 / 上海市
高级经验
全职员工
仅现场办公
硕士
硬件工程
Adpll
Dco
Matlab
Sdm
Spice
Systemverilog
Tdc
Uvm
Pfd
AI 估算 · 30k–60k
高级IC设计专家稀缺，行业薪资竞争力强，长鑫存储作为国产存储龙头，福利与绩效奖金丰厚，综合薪资处于半导体行业高位。
职位详情
关于这个职位
该职位负责全数字锁相环（ADPLL）的架构设计、关键模块研发及芯片量产交付，是高速时钟电路领域的高阶技术岗位
你将主导从系统定义到测试验证的全流程，使用业界领先的EDA工具和测试设备，解决亚皮秒级抖动和超低相位噪声挑战
适合有5年以上经验的模拟/射频IC设计专家，团队氛围技术导向，可深度参与国产高端存储芯片的研发
最低要求
教育背景与专业知识：硕士及以上学位，电子工程/微电子等相关专业，深入理解相位噪声理论、抖动分析、电源敏感度、本振泄漏及杂散机制
专业技能与资格：精通全定制模拟/射频设计流程，能使用高速示波器、信号与矢量网络分析仪、频谱仪、相位噪声测试仪及探针台完成芯片测试
行业与专业经验：5年以上ADPLL或高速时钟电路设计经验，有完整芯片从设计到量产的成功经历
项目/任务成果：主导过至少一款ADPLL芯片的完整开发流程（从架构定义到量产表征），并实现业界领先的抖动与相位噪声指标
其他要求：具有Python、MATLAB、SKILL等脚本语言的数据分析与测试自动化能力，能指导初级工程师开展技术工作
工作职责
架构定义与系统设计：根据相位噪声、抖动、杂散与功耗指标，选择最优ADPLL架构（整数-N、分数-N、子采样等），推导系统级参数并设计校准算法，通过Verilog、Verilog-A、MATLAB、Spice、SystemVerilog、UVM等工具进行全面验证
关键模块电路设计：设计并验证ADPLL核心模块（DCO、MMD、PFD、TDC、DLF、SDM等），优化超低相位噪声（<300 fs RMS抖动）、宽调谐范围与全PVT鲁棒性，运行SPICE、RTL及门级联合仿真
物理实现与集成：完成综合、STA、物理设计规划，指导版图实现CTS、电源网格、EM/IR及时序收敛，交付GDSII及DVFS表格
芯片验证与调试：利用LabVIEW、Python搭建自动化测试平台，使用高速示波器、频谱仪、信号源及相位噪声分析仪完成芯片性能表征，将实测数据关联仿真结果并推动设计迭代
文档与IP复用：撰写设计规格书、测试计划及表征报告，建立并维护ADPLL IP组合（行为模型、PDK、测试平台），推动跨产品复用
AI 洞察
优缺点分析
优点
- 技术前沿：ADPLL是芯片设计中的核心模块，技术含金量高，让你在半导体行业具备长期竞争力
- 高薪资高回报：资深专家岗位，薪酬体系与市场接轨，加上长鑫存储的成长潜力，收益可观
- 国产化机遇：加入国产存储领军企业，参与自主可控芯片研发，行业前景广阔
- 技术要求极高：需要同时精通模拟和数字设计，对理论深度和实战经验要求极为苛刻
- 竞争激烈：作为高端岗位，同行竞争激烈，且需要持续学习最新工艺和架构
缺点 / 挑战
- 工作强度大：芯片流片周期长、压力大，需要承担从设计到量产的全程责任
- 适合有5年以上ADPLL或高速时钟设计经验的资深工程师，热爱钻研模拟/射频技术，能承受流片压力，追求技术巅峰并希望在国产芯片领域实现价值
角色解读
- 技术纵深发展：成为ADPLL领域的资深专家，主导更复杂的时钟和射频IP研发
- 横向拓展：向SoC系统架构或高速SerDes方向发展，涉足更广泛的混合信号设计
- 管理路线：带领技术团队，晋升为技术经理或部门负责人，负责下一代时钟产品路线规划
- 定义ADPLL的系统架构，根据噪声和功耗指标选择最合适的拓扑，并设计数字校准算法
- 设计并优化核心模拟/数字混合模块，如DCO、TDC、PFD等，确保在先进工艺下实现超低抖动和宽调谐范围
- 完成芯片的物理实现，指导版图设计，并通过自动化测试平台对芯片进行性能表征和迭代改进
- 深入掌握相位噪声、抖动分析、锁相环理论以及全定制模拟/射频设计流程
- 熟练使用Verilog、MATLAB、SPICE、SystemVerilog等工具进行系统建模和电路仿真
- 具备芯片测试经验，能操作高速示波器、频谱仪、相位噪声分析仪等设备，并利用Python/LabVIEW自动化测试
- 有完整的ADPLL芯片量产经验，能够处理从架构到量产的各种工程问题
申请策略
- 提前了解长鑫存储的DRAM产品线和技术路线，在面试中针对存储接口时钟需求展示你的方案
- 准备一个完整的ADPLL案例（架构、仿真、测试数据、问题解决）作为技术展示
- 重点突出主导完成的ADPLL芯片项目，量化抖动、相位噪声等关键指标，并说明从架构到量产的具体贡献
- 详细列出使用的EDA工具和测试设备，尤其是自动化测试平台的搭建经历
- 展示跨团队协作能力，例如与版图、测试、系统团队配合的经验
- 如果还不熟悉SKILL脚本，可以提前学习Cadence SKILL语言，提高版图自动化能力
- 强化对先进工艺（如7nm、5nm）下PVT效应的理解，可通过阅读论文或内部培训提升
面试指南
- 对于架构比较类问题，从噪声、功耗、面积、锁定时间等维度展开，结合具体产品需求给出结论
- 对于优化类问题，分模块和系统两个层面：先讲电路设计技巧（如DCO的LC谐振、TDC的分辨率），再讲校准算法（如背景校准、DTC校准）
- 对于量产经验类问题，按“问题现象→根因分析→解决方案→验证结果”的逻辑叙述，突出数据分析和迭代能力
- 请比较整数-N和分数-N ADPLL的优缺点，如何选择？
- 如何降低DCO的相位噪声？给出具体电路和版图层面的优化方法
- 描述你主导过的一款ADPLL芯片的测试流程，遇到过哪些问题？如何debug？
- 在先进工艺下，如何保证ADPLL的PVT鲁棒性？
- 如何使用MATLAB或Verilog-A对ADPLL进行行为级建模？
职位点评
75
综合评分
半导体前沿技术岗，高成长高薪资，现场办公强度大，适合技术至上的专家。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
最匹配追求技术深度和职业成长的资深IC设计专家，愿意为高薪和行业前沿牺牲部分工作生活平衡。
表现最好
成长发展
相对薄弱
工作生活
薪资福利85
成长发展90
工作生活40
使命价值70
薪资福利
85较高
该职位为高级专家岗，薪资水平预计处于半导体行业高位，但JD未明确薪资和福利，故补偿性动机满足度较高但非顶尖。
薪资信号未披露（AI估算：30K-60K/月）
成长发展
90较高
ADPLL是芯片设计前沿技术，团队技术氛围浓厚，有完整项目机会和跨产品IP复用，发展性动机满足度高。
技术前沿前沿/新兴技术
技术栈ADPLL、DCO、TDC、PFD、SDM、Verilog、MATLAB、SPICE、SystemVerilog、UVM、Python、LabVIEW
业务类型ambiguous
工作生活
40较低
仅现场办公，未提及弹性工时或远程政策，芯片设计行业通常加班强度大，生活化动机满足度较低。
工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
70中等
半导体国产化赛道高速增长，该岗位直接贡献于存储芯片核心技术，有一定使命感和行业前景，但社会影响力限于产业层面。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
长鑫存储 的其他在招职位
系统解决方案经理-System Solution Manager(J17635)
长鑫存储 · 合肥市AI 估算 · 25k-40k生产控制经理-MPC Manager(J19257)
长鑫存储 · 合肥市AI 估算 · 30k-50k研发效率整合工程师-TD Efficiency Integration Engineer(J19748)
长鑫存储 · 合肥市AI 估算 · 15k-25k多维集成仿真工程师/专家 - Multidimensional Integration Simulation Engineer/Expert(J16076)
长鑫存储 · 合肥市AI 估算 · 20k-35k行政高级经理-Senior Administrative Manager(J19229)
长鑫存储 · 合肥市AI 估算 · 20k-35k
相似职位推荐
Watch Jobs