长鑫存储
高速IO 设计工程师-High Speed IO Circuit Design Engineer(J20457)
高速IO 设计工程师-High Speed IO Circuit Design Engineer(J20457)
发布于 大约 1 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Ctle
Dfe
Ffe
Matlab
Virtuoso
电路设计
高速Io
值不值得投
71综合评分
综合评分 71
前沿技术、强成长性，薪资中上但WLB不确定，适合追逐技术深度的芯片工程师。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
35K
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 1530 个在招 · 其中芯片设计 86 个
市场机会
选择面较广
合肥 · 芯片设计 · 72 个在招
职位详情
关于这个职位
该职位专注于存储产品中高速IO接口电路的设计与验证，涉及架构设计、系统建模、EDA工具开发及版图协同
你将参与DRAM下一代高速IO技术预研，是存储芯片研发的核心环节
适合有模拟/混合信号设计背景、对高速电路有深入理解的工程师
最低要求
教育背景与专业知识：硕士及以上学历，微电子、集成电路或相关专业毕业，深入理解器件物理和CMOS工艺
专业技能与资格：能使用MATLAB和Verilog进行系统级建模，能使用Spectre、Hspice、finesim、Virtuoso、StarRC等EDA工具完成电路设计与仿真
行业与专业经验：2年以上高速接口电路设计经验，掌握DFE、CTLE、FFE等均衡技术和高速时钟分布技术，熟悉高速电路设计方法
项目/任务成果：主导或深度参与过至少一款高速IO接口电路的设计与流片验证
其他要求：具有良好的团队合作精神和沟通能力，具有较强的学习能力和勇于挑战新技术的意愿
工作职责
高速IO架构设计与验证：针对应用与存储产品中的高速IO接口电路进行架构设计、电路设计及验证优化，重点开发高速接收器和信号均衡器等关键电路
系统建模与仿真：使用MATLAB、Verilog-A等建模工具对模拟系统进行建模与仿真，完成性能评估与设计验证
EDA工具项目开发：使用EDA工具进行项目开发，完成电路设计、仿真与优化
版图设计协同与指导：指导layout工程师进行版图设计，提出针对电路需求的版图设计要求，确保电路性能最优化
技术支持与前沿预研：熟悉存储产品系统行为，为测试和系统部门提供技术支持，预先研究用于下一代DRAM的先进高速IO技术
AI 洞察
优缺点分析
优点
- 长鑫存储是国产存储龙头，平台大、技术栈先进，参与核心芯片研发，积累宝贵经验
- 高速IO是存储芯片关键模块，技术壁垒高，职业竞争力强
- 公司处于快速发展期，项目流片机会多，能深入参与全流程设计
- 半导体行业强度较大，可能出现加班情况，需适应快速迭代的开发节奏
- 适合有模拟/混合信号设计背景，对高速电路有浓厚兴趣，愿意在半导体行业深耕的工程师
缺点 / 挑战
- 高速电路设计难度高，需要扎实的理论基础与大量实践，学习压力大
- 工作地点可能在多个城市，可能面临异地工作或调动的风险
角色解读
- 在存储行业深耕，可向高级IO设计专家或技术负责人方向发展
- 随着DRAM技术迭代，积累高速接口设计经验后，可参与更前沿的存储芯片研发
- 可横向迁移到其他高速接口领域，如SerDes、Die-to-Die接口等，拓宽职业路径
- 负责存储产品高速IO接口电路的架构设计与电路实现，重点开发高速接收器、信号均衡器等关键模块
- 使用MATLAB、Verilog-A进行系统级建模与仿真，评估和验证设计性能
- 利用EDA工具（如Spectre、Hspice）进行电路仿真与优化，并指导版图设计
- 为测试和系统部门提供技术支持，并开展下一代DRAM高速IO技术预研
- 扎实的模拟/混合信号电路设计基础，熟悉CMOS工艺和器件物理
- 熟练使用MATLAB、Verilog建模，掌握Spectre、Hspice、Virtuoso等EDA工具
- 具备DFE、CTLE、FFE等高速均衡技术经验，了解高速时钟分布
- 良好的团队协作和沟通能力，能指导版图设计并跨部门协作
申请策略
- 提前了解长鑫存储的产品线和DRAM技术路线，在面试中展示对行业的理解
- 关注公司招聘动态，明确期望的工作城市，与HR沟通清楚
- 突出高速IO接口设计项目经历，尤其是流片验证经验
- 详细描述使用过的EDA工具和建模方法，如MATLAB、Spectre、Virtuoso等
- 强调对均衡技术（DFE、CTLE、FFE）的理解和应用案例
- 如有专利或论文，可展示技术深度
- 复习器件物理和CMOS工艺知识，巩固基础
- 熟悉高速电路设计方法，可学习Sigma-Delta或高速收发器设计案例
面试指南
- 用STAR法则描述项目：情境、任务、行动、结果，突出个人贡献和技术难点
- 对于原理性问题，先给定义，再讲工作机制，最后结合工程实践说明
- 对设计类问题，从架构选型、关键指标、仿真验证、版图协同等步骤展开
- 请详细介绍一下你参与过的高速IO接口设计项目，你负责哪部分？
- 解释DFE、CTLE、FFE的工作原理和各自的优缺点
- 如何用MATLAB/Verilog-A对高速接收器进行建模？
- 在实际项目中，你如何指导版图设计以减少寄生效应？
- 如果让你设计一个20Gbps的接收器，你会从哪些方面入手？
职位点评
薪资福利70
成长发展90
工作生活40
使命价值80
薪资福利
70中等
薪资在半导体行业处于中上水平，但JD未明确福利与奖金，整体补偿性中等。
薪资信号未披露（AI估算：25K-45K/月）
成长发展
90较高
高速IO是前沿技术，涉及先进DRAM研发，技能成长空间大，且有预研机会，发展性极佳。
技术前沿前沿/新兴技术
技术栈MATLAB、Verilog、Spectre、Hspice、finesim、Virtuoso、StarRC、DFE、CTLE、FFE
业务类型ambiguous
工作生活
40较低
未提及远程或弹性办公，需现场工作，且可能多城市安排，生活便利性一般。
工作模式未明确
办公地点未明确
加班情况未提及（无法判断）
使命价值
80较高
存储芯片国产替代意义大，行业高速增长，岗位对技术创新有直接贡献，意义感较强。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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