兆易创新
数字设计工程师
数字设计工程师
发布于 大约 9 小时前普通员工/个人贡献者
北京市
中级经验
全职员工
仅现场办公
硕士
硬件工程
Eda工具
Rtl
Sdc
Soc架构
Upf
低功耗设计
数字前端设计
芯片流片
调试能力
AI 估算 · 25k–40k
芯片设计工程师稀缺，北京一线城市，硕士三年经验薪资水平较高，市场竞争力强。
职位详情
关于这个职位
该职位负责数字芯片前端设计，包括SoC架构规划、RTL编码、时序约束及低功耗设计等
需要参与多款芯片流片量产，与验证、后端团队协作优化性能
适合有3年以上数字设计经验、熟悉完整芯片开发流程的工程师
最低要求
微电子相关专业，硕士以上学历，芯片行业三年以上相关工作经验
具有丰富的数字soc前端设计能力，具有多种不同种类soc芯片实际设计经验，理解soc芯片架构
具有丰富的verilog设计技巧，具有设计或管理超过10万行代码经验
具有多款芯片实际流片量产经验
具有很强的debug能力，有实际验证/测试/量产等问题调试经验与能力
良好的沟通能力和团队协作能力
工作职责
设计芯片整体架构和子系统的微架构，输出相应的设计文档
负责soc的整体时钟方案、复位方案，并指导子系统内部时钟、复位、低功耗以及安全相关的实现
完成RTL编码和SDC、UPF等交付
使用EDA工具和QA工具保证交付质量
参与和支持soc验证、PR、时序、性能等优化
参与芯片测试和对芯片量产进行支持
AI 洞察
优缺点分析
优点
- 芯片设计属于硬科技核心岗位，技术壁垒高，职业发展前景广阔
- 兆易创新是国内MCU及存储领先企业，产品有较大市场影响力，能接触到完整的芯片量产流程
- 北京半导体产业集聚，跳槽或内部晋升机会多，薪资水平有竞争力
- 行业技术迭代快，需要持续学习新架构、新工艺，保持技术领先
- 适合有3年以上数字前端设计经验、渴望参与高端芯片研发并追求技术深度发展的工程师
缺点 / 挑战
- 芯片设计复杂度高，项目周期长，工作压力较大，需应对流片前的紧张调试
- 对经验要求高，需要熟悉多款芯片的实际量产经验，新人入门门槛较高
角色解读
- 技术路线：从数字设计工程师成长为资深架构师，主导复杂SoC芯片的架构设计
- 管理路线：逐步带领设计团队，担任技术经理或项目负责人，协调多模块开发
- 跨领域发展：向芯片验证、后端物理设计或系统软件方向拓展，成为全栈芯片专家
- 负责数字芯片的顶层架构设计和子系统微架构设计，输出设计文档指导后续开发
- 制定SoC的时钟、复位、低功耗方案，并指导各子模块的实现
- 完成RTL编码，交付SDC、UPF等设计约束文件，并利用EDA工具进行质量检查
- 参与芯片验证、后端实现、性能优化及量产测试支持，解决全流程中的技术问题
- 扎实的数字电路设计基础，精通Verilog，能独立编写和管理大规模RTL代码（10万行以上）
- 熟悉SoC架构，具备多款芯片流片量产经验，理解从设计到量产的全流程
- 熟练使用EDA工具（如Synopsys、Cadence）进行综合、时序分析、功耗分析等
- 较强的调试和分析能力，能快速定位验证、测试或量产中的硬件问题
申请策略
- 关注兆易创新MCU产品路线图，在面试中表达对公司产品方向的了解，展示技术匹配度
- 准备一个完整的芯片设计项目案例，从架构到流片各环节，清晰描述个人贡献
- 突出累计流片量产的芯片数量及具体负责的模块，重点描述复杂架构设计案例
- 强调Verilog代码量管理经验，如超过10万行代码的设计或领导经验
- 列举在验证、测试或量产中成功解决的关键debug问题，体现问题解决能力
- 如有低功耗设计、时钟复位方案或UPF实现经验，务必详细描述
- 复习SoC总线协议（如AXI、AHB）和低功耗设计技术（如多电压域、电源门控）
- 熟悉主流EDA工具的最新版本功能，如Design Compiler、PrimeTime、VCS等
面试指南
- 使用STAR法则（情境-任务-行动-结果）描述具体项目经验，突出个人贡献和量化成果
- 先阐述设计原则和方案，再举例说明实际案例，最后总结收获和经验教训
- 遇到问题要先分析根因，再说明定位手段和解决方案，体现系统化debug能力
- 请描述你参与过的一款SoC芯片的时钟和复位方案，以及低功耗策略
- 你在之前的项目中如何管理和保证RTL代码质量？遇到过哪些代码层面的bug？
- 谈谈你对SDC和UPF的理解，在设计中如何确保时序收敛？
- 你在流片过程中遇到过哪些关键技术挑战？如何解决？
- 如何与验证和后端团队协作提高芯片性能和功耗？
职位点评
70
综合评分
芯片设计核心岗位，技术壁垒高、薪资有竞争力，但工作强度较大，WLB一般。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
适合追求技术深度和职业成长、能够接受一定工作强度、希望进入硬科技核心领域的求职者。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展80
工作生活50
使命价值70
薪资福利
75中等
该职位薪资水平较高，北京芯片行业薪资有竞争力，公司为上市公司稳定性较好，但JD未列出具体福利。
薪资信号未披露（AI估算：25K-40K/月）
成长发展
80较高
芯片设计技术壁垒高，能接触先进SoC架构和完整流片流程，职业成长路径清晰，但JD未明确提及培训或晋升机制。
技术前沿主流现代技术
技术栈SoC架构、Verilog、RTL、SDC、UPF、低功耗、EDA工具
业务类型ambiguous
工作生活
50较低
工作地点在北京，需现场办公，芯片行业项目紧张时可能存在加班，JD未提及弹性工作或WLB。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
70中等
芯片设计属于国家战略新兴产业，社会价值较高，兆易创新在国产芯片替代中有一定意义，但JD未直接提及使命。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
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