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LPDDR PHY IP Verification Engineer
LPDDR PHY IP Verification Engineer
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公硬件工程师
硬件工程师
Systemverilog
Tcl
Uvm
高速接口协议
值不值得投
76综合评分
综合评分 76
半导体核心IP验证岗，技术栈前沿且成长空间大，薪资具竞争力，但项目节点期可能存在一定压力。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
3.5万
比硬件工程师中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
31 个在招
市场机会
选择适中
武汉 · 硬件工程师 · 14 个在招
职位详情
关于这个职位
该职位隶属于LPDDR PHY IP团队，主要负责开发测试平台并对集成的IP子系统进行数字ASIC验证
你需要运用Verilog、SystemVerilog和UVM等工具，在芯片级和模块级完成RTL设计与验证工作，并与全球客户及团队紧密协作
最低要求
电子工程学士学位（BSEE）且具备6年以上相关经验，或电子工程硕士学位（MSEE）且具备3年以上相关经验
具备芯片级和模块级ASIC RTL设计与验证经验
熟练掌握 Verilog、SystemVerilog、UVM、Perl 和 TCL
具备硅片调试（silicon debugging）相关知识
具备良好的中英文沟通能力
具备良好的分析和解决问题的能力
工作职责
为集成的 IP 子系统开发测试平台（test benches）
对集成的 IP 子系统进行验证，服务于全球客户
在芯片级和模块级进行 ASIC RTL 设计与验证
优先资格
了解高速接口协议（high speed interface protocols）者优先
AI 洞察
优缺点分析
优点
- 处于半导体核心赛道，LPDDR PHY等高速接口IP是芯片设计的关键技术，行业壁垒高，发展前景广阔
- 新思科技作为全球EDA和IP巨头，能提供接触前沿芯片设计技术和全球化项目的平台
- 技术栈扎实，掌握UVM、SystemVerilog等主流验证方法学，在半导体行业具有极强的通用性和竞争力
- 高速接口协议（如LPDDR）时序复杂，对信号完整性和协议细节的理解要求极高，学习曲线较陡峭
- 适合具备微电子/集成电路背景，对底层硬件逻辑和验证方法学有浓厚兴趣，且具备较强抗压和解决问题能力的工程师
缺点 / 挑战
- 芯片验证工作需要在流片前确保零缺陷，项目节点前可能面临较大的交付压力
角色解读
- 初级/中级验证工程师 -> 高级验证工程师 -> 验证架构师/技术专家
- 向验证团队管理方向发展，或深入特定高速接口协议（如LPDDR、PCIe）成为领域专家
- 负责LPDDR PHY IP子系统的数字ASIC验证工作，搭建和维护测试平台
- 在芯片级和模块级进行RTL设计与验证，确保IP功能符合规格
- 参与硅片调试，协助解决芯片流片后可能出现的硬件问题
- 精通Verilog、SystemVerilog和UVM验证方法学，具备扎实的ASIC验证基础
- 熟练使用Perl和TCL脚本语言进行自动化验证流程开发
- 具备中英文双语沟通能力，能够与全球团队和客户进行高效协作
申请策略
- 准备一份详细的项目作品集或技术总结，展示你如何解决过复杂的验证覆盖率问题或时序违例问题
- 面试中可能会涉及全英文的技术交流，建议提前准备英文的自我介绍和技术项目描述
- 突出在芯片级和模块级ASIC RTL验证的具体项目经验，特别是使用UVM搭建复杂测试平台的经历
- 明确列出掌握的脚本语言（Perl/TCL）及自动化验证流程开发成果
- 若有高速接口协议（如DDR、LPDDR、PCIe、USB等）的验证或调试经验，务必在简历中重点展示
- 深入学习LPDDR4/5等最新高速内存协议规范，了解其物理层（PHY）特性
- 提升硅片调试（Silicon Debugging）技能，了解流片后测试和故障定位的基本流程
面试指南
- STAR法则（情境、任务、行动、结果）：在回答项目经验和技术挑战时，清晰描述背景、你采取的具体技术行动以及最终量化的结果（如覆盖率提升至100%，发现关键Bug等）
- 底层原理+实践结合：在回答协议或调试问题时，先简述协议底层原理，再结合你实际使用过的工具或脚本说明排查思路
- 请描述一个你使用UVM搭建的最复杂的测试平台，你是如何解决覆盖率收敛问题的？
- 在芯片级和模块级验证中，你认为最大的区别和挑战是什么？
- 如果流片回来的芯片在硅片调试阶段发现LPDDR接口读写错误，你会如何排查和定位问题？
- 请解释一下LPDDR协议中的关键时序参数，以及PHY层在其中的作用
- 你如何使用Perl或TCL脚本来优化你的验证流程？请举一个具体的例子
- 复习SystemVerilog和UVM的核心概念，特别是TLM通信、Factory机制、Sequence机制等
职位点评
薪资福利75
成长发展90
工作生活60
使命价值75
薪资福利
75中等
职位提供具有竞争力的薪资，且作为半导体核心研发岗，整体薪酬福利在武汉市场处于中上水平。
薪资信号未披露（AI估算：2.5千–4.5万/月）
成长发展
90较高
岗位涉及前沿的高速接口IP验证，技术栈主流且深入，能接触到全球客户项目，技术成长空间极大。
技术前沿主流现代技术
技术栈Verilog、SystemVerilog、UVM、Perl、TCL、ASIC RTL、LPDDR PHY
业务类型profit_center
工作生活
60中等
岗位未明确提及工作模式和加班情况，但芯片验证岗位在项目流片节点前通常面临一定交付压力，WLB情况需视具体项目而定。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
75中等
半导体IP是国家重点发展的核心底层技术，岗位具有较高的行业壁垒和技术使命感，但JD中未直接强调社会价值。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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