字节跳动
芯片泛工艺专家-芯片研发
芯片泛工艺专家-芯片研发
发布于 大约 18 小时前普通员工/个人贡献者
深圳市
高级经验
全职员工
仅现场办公
本科
FinFET
良率分析
SPICE
3D IC
Gaa
Cowos
Pdk
Pie
Dtco
AI 估算 · 50k–80k
芯片专家稀缺，字节大厂高薪，深圳行情上浮，5年以上经验对应P7-P8级别。
职位详情
关于这个职位
此职位是字节跳动芯片研发团队的核心技术岗位，专注于AI SoC芯片的工艺技术全周期优化，包括SPICE器件建模、PIE工艺整合及设计与工艺协同优化（DTCO）
你将主导先进工艺节点（FinFET/GAA）的导入，解决从设计到制造的关键技术难题，并推动良率提升与量产落地
适合在半导体领域有深厚工艺与建模经验的专家
最低要求
教育背景：本科及以上学历，微电子、材料科学、物理、电子工程等相关专业，具备扎实的半导体器件与工艺基础
工作经验：5年及以上半导体行业实战经验，同时具备Foundry工艺开发/量产项目及设计公司产品导入经验
拥有FinFET工艺开发及SPICE器件建模、PIE工艺整合复合经验者优先，主导过AI SoC芯片工艺落地项目者加分
核心技术能力：
）熟悉SPICE器件建模全流程，熟悉BSIM/PSP等主流模型原理，具备模型校准、验证、TK开发及量产模型问题排查能力，有Foundry模型开发或设计公司模型定制应用经验者优先
）熟悉PIE工艺整合核心技能，熟悉前道晶圆制造、后道封装工艺及良率分析方法（WAT/CP/FT数据分析、DOE设计、失效分析），具备工艺参数优化与量产良率提升实战经验
）熟悉Design platform全流程，熟悉PDK开发与应用（DRC/LVS/DFM规则、PCell、Tech File），能联动SPICE模型与PIE工艺优化PDK适配性，具备脚本开发能力（Python/Tcl/Skill）者加分
先进技术经验：具备3D IC、Chiplet、CoWoS/Fan-out等先进封装技术相关经验，熟悉TSV、混合键合等工艺者优先，能结合业务需求提供先进技术解决方案
综合能力：具备较强的问题分析与解决能力，能高效处理流片及量产中的工艺、模型类复杂问题
拥有优秀的跨团队协作能力，可顺畅对接Foundry、封测厂、设计团队及EDA厂商
英语可作为工作语言，能独立对接海外供应链及技术文档
工作职责
工艺技术评估与优化：负责AI SoC芯片工艺技术选型、评估与全周期优化，结合SPICE模型特性与PIE工艺参数，提升产品可制造性、电气稳定性及量产良率，解决工艺与设计交叉的核心技术问题
SPICE器件建模与验证：主导SPICE器件模型的定制、校准、验证及迭代优化，覆盖PVT全角落，制定模型测试方案（IV/CV/AC/Noise），负责模型数据收集、TK开发与交付，保障仿真精度与设计收敛，支撑DTCO（设计工艺协同优化）流程落地
PIE工艺整合与管控：主导前道晶圆制造（光刻/刻蚀/薄膜/沉积等）与后道封装测试的全流程PIE工艺整合，制定工艺整合方案与NPI（新产品导入）流程，负责流片、量产爬坡阶段的工艺参数管控、缺陷分析及良率根因定位，通过DOE实验与失效分析（FIB/EMMI）推动工艺优化
设计与工艺协同优化：结合AI SoC芯片架构、系统需求及PDK规范（DRC/LVS/DFM），从SPICE模型精度、PIE工艺适配性角度优化设计方案，推动设计与工艺协同，提升芯片性能、功耗及可靠性，解决设计端与制造端的工艺适配难题
先进技术跟踪与落地：跟踪FinFET/GAA、3D IC、Chiplet及先进封装（CoWoS/Fan-out等）技术趋势，评估新工艺、新材料、新模型的可行性，制定技术导入路线图，推动先进技术在产品中的落地应用
供应链协同与工艺改进及技术体系建设：与Foundry、封测厂、EDA厂商紧密合作，同步SPICE模型需求、PIE工艺标准及PDK开发规范，推动供应链端工艺改进、缺陷闭环及制造效率优化，建立快速响应机制解决量产中的工艺问题
同时负责SPICE模型库、PIE工艺规范、PDK应用手册等技术文档的编写与迭代，搭建工艺技术知识库，为团队提供SPICE建模、PIE工艺整合等技术培训，赋能跨部门协作
AI 洞察
优缺点分析
优点
- 深度参与AI SoC芯片核心工艺，技术栈前沿（FinFET/GAA/3D IC），积累稀缺经验
- 字节跳动平台资源丰富，与全球顶级Foundry和EDA厂商合作，视野开阔
- 芯片研发为核心业务，投入大、晋升空间明确，薪酬竞争力强
- 技术壁垒高，需同时精通SPICE建模、PIE整合和先进封装，学习曲线陡峭
- 行业竞争激烈，需持续跟踪最新工艺技术，保持技术领先
缺点 / 挑战
- 量产压力大，流片和爬坡阶段问题多，需要快速响应和跨团队协调
- 适合在半导体工艺领域有5年以上经验、渴望挑战前沿技术、并希望在大平台主导关键技术决策的资深工程师
角色解读
- 技术纵深发展：成为工艺建模或工艺整合领域的顶尖专家，主导下一代工艺节点研发
- 横向拓展：转向芯片设计协同（DTCO）或先进封装架构，成为全栈芯片工艺专家
- 管理路线：带领工艺团队，负责多条产品线的工艺技术决策与供应链管理
- 主导AI SoC芯片工艺技术选型与全周期优化，确保产品可制造性和电气稳定性
- 负责SPICE器件模型的定制、校准与验证，覆盖PVT全角落，保障仿真精度
- 整合前道晶圆制造与后道封装测试全流程，通过DOE和失效分析提升良率
- 跟踪FinFET/GAA、3D IC、Chiplet等先进技术，制定技术导入路线图
- 精通SPICE建模全流程，熟悉BSIM/PSP模型原理及校准验证
- 掌握PIE工艺整合核心技能，包括良率分析、DOE设计和失效分析
- 熟悉PDK开发与应用（DRC/LVS/DFM），具备Python/Tcl/Skill脚本能力者优先
- 了解先进封装技术（CoWoS/Fan-out）及3D IC工艺
申请策略
- 了解字节跳动的AI芯片业务方向（如视频编解码、推荐加速），面试中能结合业务痛点谈工艺优化
- 准备至少一个完整的DTCO案例，展示设计-工艺协同解决问题的能力
- 突出SPICE模型定制、校准及量产模型问题排查的具体项目经验，附数据成果
- 强调PIE工艺整合中良率提升的量化结果（如良率从X%提升至Y%）
- 展示与Foundry或设计公司的合作经历，以及英语工作能力
- 若有AI SoC芯片工艺落地项目经历，重点包装
- 复习BSIM/PSP模型最新版本和先进工艺（GAA）的建模特点
- 学习3D IC和Chiplet设计-工艺协同流程，了解CoWoS等封装细节
面试指南
- STAR法则：情境(Situation)、任务(Task)、行动(Action)、结果(Result)，配合数据支撑
- 技术深度+业务视角：先阐述技术原理，再说明如何与产品需求和量产目标对齐
- 协作与领导力：强调跨团队（Foundry、设计、封测）协调的具体做法和成效
- 请描述一次您通过SPICE模型校准解决量产芯片性能偏差的经历
- 在PIE工艺整合中，您如何通过DOE实验定位良率根因？请举例
- 您如何看待FinFET和GAA在功耗性能上的差异？在AI SoC中如何选型？
- 请分享一个您主导DTCO流程的案例，设计端和制造端如何协同？
- 您如何评估新工艺（如3D IC）的可行性？请描述您的决策框架
匹配度报告
71
综合匹配度
字节跳动芯片研发核心岗，前沿工艺技术栈，高薪酬高成长，但工作强度和WLB一般。
适合人群
适合以技术成长和薪资回报为核心诉求、能接受高频现场协作和潜在加班的资深芯片工艺专家。
最强匹配
成长发展匹配
最弱匹配
工作生活匹配
薪资福利85
成长发展95
工作生活40
使命价值65
薪资福利匹配
85较高
该职位未披露薪资标准，但字节跳动作为上市巨头，芯片专家岗位薪资竞争力显著，且通常包含股权激励，补偿回报预期较高。
薪资信号未披露（AI估算：50K-80K/月）
成长发展匹配
95较高
该职位深度涉及工艺建模、PIE整合、DTCO及先进封装等前沿技术，且字节跳动AI芯片业务高速发展，技能成长空间大，但JD未明确提及晋升通道或培训。
技术前沿前沿/新兴技术
技术栈SPICE、BSIM、PSP、FinFET、GAA、3D IC、Chiplet、CoWoS、Fan-out、TSV、DTCO、PDK、DRC、LVS、DFM、Python、Tcl、Skill
业务类型profit_center
工作生活匹配
40较低
该职位要求仅现场办公，且芯片研发通常需要与Foundry紧密配合，出差和加班可能性高，JD未体现弹性或WLB信号。
工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值匹配
65中等
芯片行业属于国家战略新兴产业，发展前景好，但JD未强调社会使命或正外部性，更多是技术实现导向。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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