微电子或相关电气工程专业本科或硕士学位（主修课程：模拟电路、数字电路、半导体器件与物理、半导体制造）
8年及以上ADC、DAC、PLL、LDO、电荷泵、带隙基准等模拟/混合信号集成电路版图设计经验
深入了解TSMC28nm ~ 152nm、SMIC110nm、TZ 180nm BCD SOI工艺技术和设计规则
能够独立进行芯片级布局规划，平衡面积、性能与进度
理解寄生参数提取结果，并提供优化方案以满足设计规范
能够使用至少一种编程语言（如C shell、SKILL、TCL、Python）开发脚本以提高版图设计效率
能够评估DRC/ERC/ANT/LVS违规对工艺能力、设计性能的影响，并向项目提供评估
精通Cadence Virtuoso平台以及Cadence和Mentor Graphics的验证与提取工具，并理解运行集（Calibre、PVS、Assura等）
理解CMOS工艺副作用，并知道如何在版图中最小化风险（例如：光刻失配、LOD效应、WPE效应、闩锁效应、ESD、天线效应、密度应力等）
能够分析电迁移和IR压降
强大的问题解决能力
流利的英语书面和口语能力