小米
新业务部-芯片物理设计工程师
新业务部-芯片物理设计工程师
发布于 大约 2 个月前普通员工/个人贡献者
西安市
中级经验
全职员工
仅现场办公
硕士
硬件工程
Icc2
芯片物理设计
静态时序分析
SoC
TCL
高性能/低功耗
AI 估算 · 20k–35k
芯片设计岗位薪资较高，中级经验在西安月薪2-3.5万，市场竞争力强，技能门槛高。
职位详情
关于这个职位
该职位负责芯片物理设计全流程，从网表到GDS，涉及性能、功耗和成本优化，并参与先进工艺导入
适合有3年以上经验的芯片设计工程师，需掌握Verilog、静态时序分析和EDA工具
最低要求
微电子、计算机等相关专业硕士及以上学历
三年以上芯片物理设计经验，有高性能或低功耗产品成功量产经历
掌握Verilog语言，静态时序分析概念清晰
熟练使用一种布局布线工具，Innovus或ICC2
熟悉一种脚本语言，tcl，perl，或python
具有良好的沟通与组织协调能力
工作职责
完成SOC芯片从网表到GDS的物理设计全流程
负责达成设计的性能，功耗，成本目标
负责芯片投片前各项signoff检查
负责先进工艺的导入，挖掘工艺演进带来的PPA收益
AI 洞察
优缺点分析
优点
- 芯片设计是技术密集型岗位，技能壁垒高，职业稳定
- 小米作为大公司，项目资源丰富，可接触先进工艺
- 西安生活成本相对较低，薪资水平有竞争力
- 工作强度较大，芯片投片前常需加班保证进度
- 技术迭代快，需持续学习新工艺和工具
缺点 / 挑战
- 对细节要求极高，压力较大
- 适合有3年以上芯片后端设计经验、热爱技术攻关、能承受一定压力的工程师
角色解读
- 可向资深物理设计工程师或技术专家发展，负责更复杂芯片项目
- 有机会转向芯片前端设计或架构方向，拓展全流程能力
- 在大型芯片公司可晋升为团队负责人或技术经理
- 负责从网表到GDS的物理设计全流程，包括布局布线、时序收敛等
- 优化芯片性能、功耗和面积（PPA），达成设计目标
- 进行芯片投片前的signoff检查，确保设计正确性
- 研究先进工艺节点，挖掘工艺演进带来的PPA收益
- 扎实的芯片物理设计经验，熟悉SOC后端流程
- 精通Verilog和静态时序分析，能独立完成时序收敛
- 熟练使用Innovus或ICC2等EDA工具
- 掌握脚本语言（Tcl/Perl/Python）用于自动化流程
申请策略
- 了解小米的芯片产品线（如澎湃系列），在面试中展现对其技术方向的理解
- 突出成功流片经验，特别是高性能或低功耗产品的量产经历
- 详述在PPA优化方面的具体贡献，如功耗降低百分比或性能提升
- 列出熟悉的工具和脚本语言，并举例说明自动化流程改进
- 深入学习静态时序分析和先进工艺（如7nm/5nm）的知识
- 提升脚本能力，尤其是Python在EDA自动化中的应用
面试指南
- 用STAR法则（情境-任务-行动-结果）描述项目经历
- 技术问题先给出定义，然后列举常用方法，最后举例说明
- 请描述一次你负责的芯片物理设计流程，遇到了哪些挑战？
- 如何进行静态时序分析？修复setup/hold violation的常用方法？
- 解释PPA权衡的策略，如何在不同工艺节点下优化？
- Innovus和ICC2的主要区别？你更擅长哪一个？
- 复习静态时序分析、低功耗设计技术（如时钟门控、多电压域）
- 准备2-3个详细的项目案例，包括数据和遇到的困难
职位点评
67
综合评分
技术前沿、薪资有竞争力，但工作强度大、WLB一般。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
适合追求技术深度和职业发展的芯片工程师，不适合对工作生活平衡要求极高的人。
表现最好
成长发展
相对薄弱
工作生活
薪资福利70
成长发展80
工作生活50
使命价值60
薪资福利
70中等
薪资在西安具有竞争力，小米上市企业福利较完善，但JD未明确薪资和福利细节。
薪资信号未披露（AI估算：20K-35K/月）
成长发展
80较高
技术前沿，涉及先进工艺，能积累高端芯片设计经验，但JD未提晋升通道。
技术前沿前沿/新兴技术
技术栈先进工艺、SOC、PPA优化、Innovus、ICC2、静态时序分析
业务类型profit_center
工作生活
50较低
仅现场办公，未提弹性工作，芯片行业加班较普遍，WLB一般。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
60中等
芯片行业受国家支持，小米品牌有影响力，但职位具体社会价值不明确。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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