超威半导体
Silicon Design Engineer
Silicon Design Engineer
发布于 6 个月前普通员工/个人贡献者
上海市
高级经验
全职员工
仅现场办公
硕士
硬件工程
团队协作
微架构
数字前端
综合
静态时序分析
高速I/O
ASIC设计
PCIe
RTL设计
AI 估算 · 35k–60k
上海芯片设计工程师，负责核心IP设计，半导体高薪岗
职位详情
关于这个职位
该职位是超威半导体的硅片设计工程师，专注于Chiplet互连技术
你将负责定义、指定并实现高性能的片上互连IP，参与从微架构定义到RTL实现的全流程，并与物理设计团队合作优化实现
这是一个在领先半导体公司从事前沿芯片设计的机会
最低要求
候选人最好是拥有10年以上数字ASIC设计经验的硕士或学士
工作职责
定义并实现新的AMD小芯片互连IP的RTL
参与IP功能模块的RTL实现
与RTL和架构团队合作，从实现角度优化RTL实现
与物理设计团队合作，优化物理实现
进行综合、等价性检查、时钟域交叉（CDC）分析、面积/功耗优化、代码检查、静态时序分析（STA）
优先资格
具有数字前端实现经验，包括微架构定义
熟悉行业标准的先进数字工具
具有多时钟、高频率设计的RTL设计经验
具备数字RTL设计与实现知识
对高速I/O协议（如PCIe、UCIe等）有基本了解
AI 洞察
优缺点分析
优点
- 在AMD这样的行业领导者工作，能接触到最前沿的Chiplet和高速互连技术，平台优势明显
- 工作内容涉及数字前端全流程，技术栈全面，有利于积累深厚的硬件设计功底
- Chiplet是未来高性能计算的关键方向，从事此领域技术前景广阔，职业天花板高
- 需要与架构、物理设计等多个团队紧密协作，对沟通和协同能力要求高
- 行业技术迭代快，需要持续学习以跟上PCIe、UCIe等协议和工具的最新发展
- 适合拥有扎实数字电路设计背景，对前沿芯片技术充满热情，并追求在技术深度上不断突破的资深工程师
缺点 / 挑战
- 高速IP设计对时序、功耗、面积要求极高，技术难度和复杂性大，工作压力不小
角色解读
- 可以在高速互连IP这一半导体核心领域深耕，成为技术专家或架构师
- 有机会接触到AMD全系列产品（服务器、GPU等）的先进技术，拓宽技术视野
- 随着Chiplet技术成为行业趋势，该岗位经验在半导体行业具有很高的价值和通用性
- 你将负责定义和实现用于AMD小芯片互连的新IP的RTL代码
- 你需要参与IP功能模块的RTL实现，并与架构和物理设计团队协作进行优化
- 你的工作涉及综合、时序分析、功耗优化等数字前端实现的全流程
- 需要扎实的数字RTL设计与实现能力，特别是针对多时钟、高频率的复杂设计
- 必须熟悉高速I/O协议（如PCIe、UCIe）的基本原理和行业标准数字设计工具
- 需要具备从微架构定义到物理实现优化的全流程协作与问题解决能力
申请策略
- 仔细阅读AMD的“Responsible AI Policy”，了解其招聘流程中可能使用AI的情况
- 在申请和面试中，可以呼应AMD文化中强调的“创新、协作、执行卓越”等价值观，展示文化契合度
- 重点突出你在数字ASIC或IP设计，特别是高速接口或多时钟设计方面的具体项目经验和成果
- 详细描述你参与过的RTL设计、综合、时序分析等全流程项目，并量化你的贡献（如性能提升、面积优化）
- 展示你使用行业标准工具（如Synopsys, Cadence工具链）进行设计和验证的熟练程度
- 如有相关经验，明确列出你对PCIe、UCIe、DDR等高速协议的理解或项目经历
- 如果对UCIe等新兴协议不熟，可以提前学习其白皮书和基础规范，了解其架构和关键特性
- 复习和巩固数字前端设计流程中的关键环节，如CDC分析、低功耗设计、时序约束与STA
面试指南
- 对于技术问题，采用STAR原则（情境、任务、行动、结果）来组织答案，清晰阐述问题背景、你的具体行动和最终达成的可量化成果
- 在回答设计优化或问题解决类问题时，可以展示你的系统性思维，从架构选择、代码实现、工具使用到结果验证等多个层面进行分析
- 请详细介绍一个你负责或深度参与的数字IP或模块的RTL设计项目，包括架构、实现和遇到的挑战
- 在多时钟域设计中，你是如何进行时钟域交叉（CDC）分析和处理的？请举例说明
- 你如何优化一个设计模块的面积和功耗？你通常使用哪些方法和工具？
- 请谈谈你对PCIe或UCIe协议的理解，以及在设计中需要考虑的关键点
- 描述一次你与物理设计团队或架构团队紧密合作解决技术难题的经历
- 深入准备1-2个最能体现你数字设计能力和项目经验的技术案例，确保能清晰阐述所有技术细节和决策过程
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