博通
IC Design Engineer (DFT)
IC Design Engineer (DFT)
发布于 大约 17 小时前普通员工/个人贡献者
上海市
高级经验
全职员工
仅现场办公
本科
硬件工程
STA
DFT
ATPG
JTAG
MBIST
Mentor
5Nm
Logic Bist
AI 估算 · 30k–50k
外企大厂，5年以上IC设计经验，薪资竞争力强，参考行业水平
职位详情
关于这个职位
作为博通（Broadcom）的DFT设计工程师，你将参与先进芯片（5nm/3nm）的可测试性设计，包括扫描链、边界扫描、MBIST、Logic BIST等方案的实现与验证
你将与内部及外部客户合作，负责从RTL分析到后原型测试的全流程，是芯片成功交付的关键角色
最低要求
本科或硕士学历，5年以上相关经验
深入理解通用DFT方法学，如BIST、SCAN、JTAG、ATPG
熟悉基本的Mentor/Synopsys DFT流程和工具
具有为综合/STA编写约束的经验
多模式、多角STA经验，理解签核检查
工作职责
Participate in chip level DFT architecture definition.
Implement basic DFT schemes, including scan, boundary scan, MBIST, Logic BIST and SSN
Verify all DFT logics and test patterns with simulation
Test modes static timing analysis
Participate in ATE bring-up and debug the DFT patterns on ATE.
AI 洞察
优缺点分析
优点
- 接触最先进的5nm/3nm工艺，技术含量高，职业增值空间大
- 博通作为全球领先的半导体公司，平台资源丰富，有助于建立行业人脉
- 薪资福利优厚，外企文化相对规范，有利于长期发展
- 芯片项目周期长，工作节奏可能受项目节点影响，需要较强抗压能力
- 与多团队协作，沟通协调要求高，需处理跨部门需求
- 适合具备集成电路设计背景，对测试及可测试性设计有浓厚兴趣，追求技术深度和稳定发展的工程师
缺点 / 挑战
- DFT方向技术深度较高，需要持续学习新方法和工具
角色解读
- 技术深耕：成为DFT领域专家，负责更复杂芯片的DFT架构
- 架构转型：向芯片设计全流程（前端/后端）或芯片架构师方向发展
- 管理晋升：带领DFT团队，负责项目管理和技术决策
- 参与芯片级DFT架构定义，制定可测试性方案
- 实现扫描链、边界扫描、MBIST、Logic BIST等基本DFT结构，并进行功能仿真验证
- 进行测试模式下的静态时序分析，确保时序收敛
- 支持ATE测试，调试DFT pattern，协助芯片量产测试
- 深入理解DFT方法学，如BIST、SCAN、JTAG、ATPG
- 熟悉Mentor或Synopsys的DFT工具及流程
- 具备综合/STA约束编写经验，熟悉多模式多角STA
- 良好的团队协作与沟通能力，能与设计、验证、测试团队高效合作
申请策略
- 关注博通在数据中心、网络、无线等领域的业务方向，在面试中展示对产品应用的理解
- 准备1-2个完整的DFT项目案例，涵盖从架构定义到ATE测试的全过程
- 突出参与过的DFT项目，特别是先进工艺节点下的实现经验
- 详细描述使用DFT工具（如TetraMax、FastScan、DFT Compiler）的具体案例
- 强调解决复杂问题的能力，如时序收敛、测试覆盖率优化等
- 如有流片成功经验，务必标注芯片工艺和规模
- 学习低功耗DFT技术（如Power-Aware ATPG）
- 熟悉Synopsys或Mentor的最新DFT工具版本更新
面试指南
- 从问题定义出发，分析根本原因，再给出解决方案，并使用实际案例佐证
- 先说明方法论，再结合项目经验展开，突出你采用的优化措施和最终效果
- 请描述你在DFT项目中的具体职责和贡献
- 扫描链插入时如何平衡测试覆盖率和面积开销？
- 如何处理多时钟域下的ATPG pattern生成？
- 遇到ATE上pattern fail，你会如何调试？
- 解释boundary scan的工作原理及在板级测试中的作用
- 复习DFT核心概念，如扫描链设计、压缩技术、LBIST等
匹配度报告
76
综合匹配度
外企大厂，先进工艺DFT设计，薪资高，技术前沿，WLB不确定。
适合人群
非常适合高度重视技术成长和薪资回报的硬件工程师。
最强匹配
成长发展匹配
最弱匹配
使命价值匹配
薪资福利85
成长发展90
工作生活70
使命价值60
薪资福利匹配
85较高
博通作为已上市的跨国巨头，薪资水平在行业内具有竞争力，且外企福利通常较为完善。但JD未明确列出具体福利项。
薪资信号偏高 (30K-50K/月)
成长发展匹配
90较高
职位涉及5nm/3nm先进工艺和前沿DFT技术，并有机会参与完整芯片开发流程，成长性极强。JD强调个人职业路径成长。
技术前沿前沿/新兴技术
技术栈DFT、SCAN、MBIST、Logic BIST、JTAG、ATPG、STA、5nm
成长机会grow personal career path
业务类型ambiguous
工作生活匹配
70中等
工作地点位于上海张江科技园，为仅现场办公模式。外企通常有较好的工作生活平衡，但JD未明确提及WLB相关政策。
工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值匹配
60中等
半导体行业处于高速增长赛道，但该岗位主要聚焦产品研发，社会影响力中性，JD未强调使命感。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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