联想
Staff Engineer
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发布于 大约 8 小时前普通员工/个人贡献者
上海市
高级经验
全职员工
仅现场办公
学历未注明
芯片设计
Cdc
Dft
Rdc
Rtl
Soc
Systemverilog
低功耗
流片
Clock/Reset
AI 估算 · 35k–60k
上海资深芯片设计岗位，平台大且技术含量高，薪资竞争力强，但未披露具体数值，按市场水平估算。
职位详情
关于这个职位
该职位负责联想超大规模SoC项目中时钟与复位（CRG）模块的架构设计、RTL开发与优化，涉及多时钟域、低功耗等关键技术，与验证、DFT等团队协作，适合有丰富数字IC设计经验、熟悉Verilog/SystemVerilog和CDC/RDC的资深工程师
最低要求
具备微电子、电子工程、集成电路、计算机工程或相关领域专业背景，拥有扎实的数字IC与SoC设计基础
具备丰富的Clock/Reset设计经验，能够独立承担复杂CRG模块的设计、开发、调试和交付工作
熟悉多时钟域、多复位域设计方法，并具备相关项目实践经验
熟悉Clock Gating、低功耗时钟控制及复位架构设计，能够解决相关设计与实现问题
熟悉CDC、RDC分析方法及问题定位流程，具备跨时钟域和跨复位域问题闭环处理能力
熟练掌握Verilog/SystemVerilog，具备复杂RTL模块设计、验证及集成能力
熟悉前端数字设计开发流程，理解Lint、CDC/RDC检查、逻辑综合、静态时序分析、低功耗检查等关键环节
具备良好的跨团队协作能力，能够与STA、APR、DFT、验证等团队高效协同推动问题解决
具备较强的问题分析和定位能力，能够独立处理复杂设计问题并推动方案优化
工作职责
负责超大规模SoC项目中Clock/Reset（CRG）相关模块的架构设计、RTL开发与实现，包括时钟切换、时钟分频、时钟门控及复位控制等关键逻辑设计
参与SoC级时钟与复位架构规划和落地，支持多子系统、多时钟域及多电源域场景下的系统集成与设计优化
负责CRG模块接口定义、集成支持及设计问题闭环，确保模块功能、性能及可维护性满足项目要求
参与Clock Domain、Reset Domain划分方案设计，优化时钟管理及复位策略，提升系统稳定性与可靠性
负责低功耗场景下的时钟控制方案设计，包括Clock Gating及相关低功耗时钟管理机制的实现与优化
参与模块级、子系统级复位机制设计，并支持Test、Scan、MBIST等测试场景下的时钟与复位方案开发
与架构、验证、DFT、STA、低功耗及Bring-up等团队紧密协作，推动功能、时序、功耗及可测试性目标达成
分析并解决CDC、RDC、多时钟域切换、时钟切换异常、复位释放及低功耗状态转换等复杂设计问题
支持SoC顶层集成、验证、原型调试及硅后调试阶段的问题分析与闭环，保障项目顺利交付
建立并完善CRG设计规范、Review Checklist及设计复用方法，持续提升开发效率和设计质量
优先资格
具有完整芯片流片项目经验或复杂芯片核心模块交付经验者优先
具备超大规模SoC项目经验，或有CPU、GPU、NPU、NoC、DDR、HBM等复杂子系统对接经验者优先
熟悉UPF/CPF低功耗设计流程，或具备Emulation、FPGA Prototype、Silicon Bring-up及先进工艺节点项目经验者优先
AI 洞察
优缺点分析
优点
- 涉及先进工艺与低功耗设计，紧跟行业前沿技术
- 团队协作广泛，能提升综合技能（验证、DFT、STA等）
- 上海作为集成电路重镇，职位发展机会多
- 岗位要求极高的专业深度，需多年经验积累，入门门槛高
- 适合具有多年数字IC设计经验，热衷于时钟/复位等底层逻辑设计，追求技术深度的资深工程师
缺点 / 挑战
- 在联想这样的大型跨国企业，参与超大规模SoC项目，技术挑战高，积累丰富
- 芯片设计流程复杂，项目周期长，可能面临较大压力
- 跨团队协作多，沟通成本较高
角色解读
- 可向资深技术专家（Principal/Senior Staff）方向发展，深化SoC架构能力
- 可转向SoC架构师、芯片技术管理或项目经理等方向
- 在半导体行业，尤其是高端芯片领域有广阔的职业前景
- 负责SoC芯片中时钟与复位（CRG）模块的架构设计和RTL实现，确保时钟切换、分频、门控等逻辑正确
- 参与多时钟域、多电源域的系统集成，优化时钟和复位策略以提升系统稳定性
- 与验证、DFT、STA、低功耗、Bring-up等团队协作，解决CDC/RDC等问题，支持流片和硅后调试
- 精通Verilog/SystemVerilog，具备复杂RTL设计能力
- 深入了解CDC/RDC分析方法，有跨时钟域/复位域问题解决经验
- 熟悉低功耗时钟控制（Clock Gating）和UPF流程
- 了解Lint、逻辑综合、STA、DFT等前端设计流程
申请策略
- 关注联想芯片部门的具体产品方向，了解其SoC架构
- 准备一些与时钟切换异常、复位释放相关的实际案例，展示解决问题的能力
- 突出Clock/Reset相关项目经验，特别是复杂SoC芯片的流片经历
- 详细描述在CDC/RDC、低功耗时钟控制方面的具体案例和解决思路
- 列出掌握的工具和流程（如Verilog, SystemVerilog, UPF, CDC工具等）
- 强调与多团队协作和问题闭环能力
- 复习CDC/RDC分析方法，熟悉当前主流EDA工具（如Cadence, Synopsys）
- 深入学习低功耗设计标准UPF/CPF及低功耗架构
面试指南
- 从原理出发，结合实际项目经验，说明设计方法和权衡
- 按问题描述-分析-方案-验证的逻辑回答，突出细节
- 展示对工具和流程的理解，以及跨团队协作经验
- 请解释多时钟域切换时如何避免毛刺和亚稳态？
- 你如何设计低功耗的时钟门控方案？
- 遇到过CDC问题吗？如何调试和解决？
- 描述一次完整流片经历中你负责的CRG部分
- 如何处理复位信号的异步释放和同步释放？
职位点评
67
综合评分
技术前沿、平台大、薪资预期良好但未披露，WLB一般。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
该职位最适合追求技术创新与专业成长、愿意在芯片领域深耕的工程师，能够接受一定的工时压力。
表现最好
成长发展
相对薄弱
工作生活
薪资福利60
成长发展85
工作生活50
使命价值75
薪资福利
60中等
该职位未披露具体薪资和福利，但作为大型上市公司的资深工程师岗位，薪酬水平具有竞争力，稳定性较好。
薪资信号未披露（AI估算：35K-60K/月）
成长发展
85较高
岗位涉及前沿的超大规模SoC设计和先进工艺技术，技术知识密集，有利于个人成长。
技术前沿前沿/新兴技术
技术栈Clock/Reset、SoC、Verilog、SystemVerilog、CDC、RDC、UPF、低功耗、DFT
业务类型ambiguous
工作生活
50较低
工作地点在上海，未提及弹性工作或远程办公，芯片设计行业通常需要现场工作，生活平衡较为普通。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
75中等
芯片自主可控是当前国家战略，该职位对提升国产高端芯片能力有积极意义，行业前景广阔。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
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