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BJ005-工艺整合工程师(J11831)
BJ005-工艺整合工程师(J11831)
发布于 大约 8 小时前普通员工/个人贡献者
北京市
无经验要求
全职员工
仅现场办公
硕士
工艺工程
Design Rule
Tape Out
Wat数据分析
半导体工艺
工艺整合
英文沟通
项目管理
Cp数据分析
AI 估算 · 18k–25k
半导体制造行业技术岗，北京地区硕士校招薪资较高，公司平台大。
职位详情
关于这个职位
该职位负责半导体工艺整合工作，包括工艺开发、产品流片（tape out）及项目管理
需要扎实的半导体器件理论基础，适合微电子相关专业硕士毕业生，加入后可深度参与芯片制造核心环节
最低要求
硕士及以上学历，微电子、物理相关专业
扎实的半导体器件理论知识
具有良好的英文口语及书面能力
具有较强的团队合作精神和沟通能力
工作职责
负责工艺开发，熟悉半导体工艺整合、design rule、device tuning、pixel性能提升等
负责产品tape out，熟悉fab tape out流程、NTO handling、WAT/CP数据分析
负责专项技术开发项目管理，协调各相关部门完成专项攻关项目
AI 洞察
优缺点分析
优点
- 半导体行业前景广阔，国家政策支持，职业稳定性高
- 技术含量高，能系统学习芯片制造全流程，技能积累快
- 上市大公司，平台规范，适合长期发展
- 有项目管理职责，可培养综合能力
- 工作地点可能在工厂洁净室，环境封闭，需适应无尘服
- 半导体技术更新快，需持续学习，加班可能较多
- 适合对半导体技术有热情、抗压能力强、愿意深入制造业的硕士毕业生
缺点 / 挑战
- 工艺整合需要多方协调，沟通量大，压力不小
角色解读
- 技术路线：从工艺整合工程师向资深专家或技术总监发展，深耕特定工艺节点
- 管理路线：积累项目管理经验后，转任技术经理或部门主管
- 行业空间：半导体国产化趋势下，工艺人才需求旺盛，可向其他FAB或设备商发展
- 负责半导体工艺整合，协调光刻、刻蚀、薄膜等各工艺模块，确保器件性能达标
- 主导产品流片（tape out），跟进NTO流程并分析WAT/CP测试数据，定位工艺问题
- 管理专项技术开发项目，跨部门协调资源，推动工艺改进和良率提升
- 扎实的半导体器件物理知识，理解MOSFET、CMOS等器件工作原理
- 熟悉半导体制造工艺（光刻、刻蚀、薄膜沉积等）和设计规则
- 具备数据分析能力，能使用JMP、Excel或Python处理工程数据
- 良好的英文沟通和跨团队协作能力，适应FAB环境
申请策略
- 关注豪威集团的产品线（如CMOS图像传感器），了解其工艺特点
- 面试时展示对工艺整合的理解和逻辑思维
- 突出半导体器件、工艺课程项目或实验室研究经历
- 如果有流片或测试分析经验，重点描述具体工作和成果
- 强调数据分析能力和工具使用（如JMP、Python）
- 突出英文水平（CET-6或托福/雅思成绩）
- 提前复习半导体物理、器件和工艺知识，掌握基本概念
- 学习数据分析工具，练习处理WAT/CP数据
面试指南
- 采用STAR法则回答行为问题，突出技术细节和解决思路
- 展示知识体系：从器件物理到工艺集成，逻辑清晰
- 强调学习能力和团队协作
- 解释什么是CMOS工艺整合，你了解哪些工艺模块？
- 如何通过WAT数据分析工艺问题？
- 描述一次你解决复杂技术问题的经历
- 你如何看待半导体行业的发展？为什么选择工艺整合方向？
- 请用英文介绍你的研究项目
职位点评
73
综合评分
半导体大厂技术岗，技术成长性强，薪资市场水平，WLB一般。
从起薪待遇、成长路径、工作节奏和岗位方向综合评估，方便比较职业起点。
更适合这类人
适合追求技术成长、乐于进入半导体行业深耕的应毕业生。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展80
工作生活60
使命价值70
薪资福利
75中等
公司为上市大型企业，行业前景好，薪资具有竞争力，但JD未明确福利待遇。
薪资信号未披露（AI估算：18K-25K/月）
成长发展
80较高
岗位涉及半导体核心工艺，技术成长性强，但JD未明确晋升机制。
技术前沿主流现代技术
技术栈半导体工艺、工艺整合、Tape Out、WAT、CP、Design Rule
业务类型ambiguous
工作生活
60中等
明确现场办公，未提及弹性工作制，半导体行业可能有一定工作强度。
工作模式未明确
办公地点未明确
加班情况未提及（无法判断）
使命价值
70中等
半导体产业是国家重点发展领域，岗位对推动国产芯片发展有价值，但JD未明确使命导向。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
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