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Analog Design Engineer-Serdes(J11402)
Analog Design Engineer-Serdes(J11402)
发布于 3 天前普通员工/个人贡献者
上海市
高级经验
全职员工
仅现场办公
硕士
硬件工程
Ctle
Dfe
Pll
Serdes
信号完整性
Cdr
Jitter
Pam-4
高速接口电路
AI 估算 · 30k–50k
上海地区上市硬件公司，5年经验模拟设计工程师，薪资具有竞争力，中位数约40k/月。
职位详情
关于这个职位
豪威集团正在招聘模拟设计工程师，专注于Serdes产品的架构定义和关键IP设计，同时参与产品调试、验证及量产支持
该职位要求5年以上高速接口电路设计经验，适合有深厚高速设计理论知识和实践经验的工程师
加入团队，你将参与前沿高速串行链路技术的研发，推动产品从设计到量产的整个过程
最低要求
MSEE with 5 years experiences or above in highspeed interface circuit design, e.g. transmitter/receiver/cdr;
hands-on skill in highspeed circuit design;
familiar with highspeed circuit related layout knowledge;
deep comprehension in highspeed design general theory, e.g. jitter/signal integrity;
good team work, self-driven and motivated;
experience in serdes architecture definition and critical ip design will be a big plus;
thorough experience of full duplex link based serdes’s verification/debug and Mass-Production will be a big plus;
工作职责
responsible for serdes product architecture definition, critical ip design;
take part in serdes product debug/verification, CP/FT test that everything lead to Mass-Production;
优先资格
practical experience in below pieces will be a plus:
) full duplex serial link based serdes design;
) adaptive CTLE/DFE;
) PI based cdr;
) LC-PLL;
) PAM-4 based serdes design;
) half-rate based serdes design;
) hands-on Verilog coding skill
AI 洞察
优缺点分析
优点
- 豪威集团是CMOS图像传感器和模拟芯片的领军企业，技术积累深厚，有利于积累高速接口设计经验
- Serdes是数据通信的核心技术，市场前景广阔，技能增值空间大
- 职位覆盖从架构到量产的全流程，能全面了解芯片生命周期
- 高速模拟设计门槛高，需要扎实的理论和丰富的流片经验，学习曲线陡峭
- 产品验证和量产调试周期长，工作强度可能较大，需要较强的抗压能力
- 对团队协作和沟通能力要求高，需要与数字、版图、测试等多部门配合
- 适合有5年以上高速模拟设计经验、热爱技术钻研、希望在Serdes领域深耕的工程师
缺点 / 挑战
暂无明显挑战项
角色解读
- 从模块设计到系统架构，成长为Serdes领域的专家
- 向技术专家或项目经理方向发展，带领团队完成复杂芯片设计
- 横向拓展到其他高速接口（如DDR、MIPI）或射频电路设计
- 定义Serdes产品的架构和关键IP（如CDR、PLL、CTLE等），负责从算法到电路实现
- 参与Serdes产品的调试、验证和量产测试，确保芯片从设计到量产顺利
- 与版图团队协作，优化高速电路布局，保证信号完整性
- 精通高速模拟电路设计，包括发射机、接收机、CDR等模块
- 深入理解信号完整性、抖动等高速设计理论
- 熟悉PLL、CTLE、DFE等Serdes核心电路，有PAM-4或half-rate设计经验更佳
- 具备Verilog编程能力，能进行混合信号验证
申请策略
- 提前了解豪威集团的产品线，尤其是其Serdes在图像传感器中的应用，展现兴趣
- 准备一个完整的项目案例，从架构到量产的流程，体现系统性思维
- 突出Serdes相关项目经验，特别是架构定义、关键IP设计及量产成功案例
- 详细描述你在高速电路设计中的具体贡献，如降低抖动、优化功耗等
- 强调团队协作和问题解决能力，展示你在debug和test中的实际经历
- 如有PAM-4、CTLE/DFE等先进技术经验，务必单独列出
- 复习高速设计理论，如jitter、signal integrity，可阅读经典教材
- 熟悉Cadence/HSPICE等仿真工具，以及混合信号仿真流程
面试指南
- STAR法则：描述情境、任务、行动和结果，突出技术难点和你的贡献
- 从理论到实践：先阐述原理，再结合具体项目说明如何应用和优化
- 对比分析：比较不同方案的优缺点，展现技术判断力
- 请详细描述你设计过的一个高速CDR电路，包括架构选择和仿真结果
- 如何优化高速PLL的相位噪声？你的方案与常用方法有何不同？
- 在量产测试中，你遇到过哪些Serdes失效问题？如何定位和解决？
- 谈谈你对PAM-4信号的特点及其对Serdes设计的影响
- 你如何与版图工程师合作确保高速电路的布局质量？
职位点评
65
综合评分
上市大厂核心研发岗，前沿Serdes技术，薪资优厚但加班可能较多。
更适合这类人
最适配追求技术深度和职业成长的工程师，对高薪和工作挑战有较高容忍度。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展85
工作生活40
使命价值60
薪资福利
75中等
该职位为上市大型企业，薪资通常具有市场竞争力，但JD未明确福利，故补偿性动机满足度中等偏上。
薪资信号未披露（AI估算：30K-50K/月）
成长发展
85较高
职位涉及前沿Serdes技术（PAM-4、先进CDR），技术含量高，但JD未明确提及培训或晋升路径，发展性较好但非顶尖。
技术前沿前沿/新兴技术
技术栈Serdes、PAM-4、CDR、PLL、CTLE、DFE
业务类型profit_center
工作生活
40较低
上海现场办公，未提及弹性工作或WLB，模拟芯片设计通常加班较多，生活化动机满足度较低。
工作模式仅现场办公
办公地点市区核心地段
加班情况未提及（无法判断）
使命价值
60中等
半导体行业稳定成长，Serdes在数据中心和通信领域有重要应用，但职位描述未强调社会价值，意义感中等。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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