CD007-数字验证工程师(J11851)

优缺点分析

角色解读

• 从模块级验证逐步承担系统级验证，成为资深验证工程师
• 向验证架构方向发展，负责验证方法学和平台搭建
• 可横向转岗至芯片设计、DFT或FPGA开发等相邻领域
• 负责制定芯片模块和系统验证计划，搭建UVM验证平台，编写测试用例并执行验证
• 对验证中发现的问题进行debug定位，分析功能覆盖率，确保验证收敛
• 与设计、FPGA和软件团队协作，参与全流程验证，并撰写验证报告
• 熟练掌握SystemVerilog和SVA，能用UVM方法学开发验证模型
• 熟悉VCS、Verdi等仿真调试工具，具备Perl/Python/Shell脚本编写能力
• 了解AMBA总线协议（APB/AHB/AXI）和常见外设接口（SPI/UART/I2C/SDIO）
• 具备数字电路基础，理解集成电路设计流程

申请策略

• 了解豪威集团的产品线（如图像传感器在手机、汽车、安防领域的应用），在面试中展示对公司的兴趣
• 表现对验证工作的热情和耐心，强调你对质量和不懈细节的追求
• 突出数字电路相关课程和项目，如FPGA实现、CPU设计或任何芯片验证相关经历
• 如果使用过SystemVerilog或UVM，请明确写出具体验证平台和用例结果
• 强调脚本编写能力和工具使用经验，如Perl/Python/VCS/Verdi等
• 有AMBA总线或外设接口验证经验一定要在醒目位置列出
• 系统复习UVM验证方法学，尝试搭一个简单的验证环境（如UVM testbench for FIFO）
• 学习AMBA总线协议（AXI/APB），可参考官方规范或网上教程

面试指南

• 采用STAR法则回答项目经历：说明背景、任务、行动和结果，重点突出验证策略和工具使用
• 对于验证原理问题，从UVM的工厂机制、组件层次、sequence驱动模型切入，先总后分
• 针对覆盖率问题，强调你如何根据功能点分解进行定向测试，并补充随机测试
• 请描述你搭建UVM验证环境的整体架构，如何实现组件通信和复用？
• SystemVerilog中interface、class、sequence的区别和用法是什么？
• 如何分析功能覆盖率并确保达到目标？举例说明你如何收敛覆盖率
• 给你一个简单的模块（如FIFO），你会如何制定验证计划？
• 如何通过脚本实现自动化验证流程？