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模拟IC版图工程师 MSHC20260605
模拟IC版图工程师 MSHC20260605
发布于 大约 15 小时前普通员工/个人贡献者
上海市
初级经验
全职员工
仅现场办公
本科
硬件工程
Drc
Esd防护
Laker
Lvs
Virtuoso
先进制程
模拟Ic版图
AI 估算 · 12k–18k
应届生岗位，芯片行业薪资中等偏上，联发科平台稳定。
职位详情
关于这个职位
该职位负责将模拟电路设计图转化为物理版图，并进行LVS/DRC等物理验证
使用Virtuoso、Calibre等EDA工具，需要细心和耐心
适合电子信息类应届生，是进入芯片行业的重要起点
最低要求
本科，电子信息工程类、Electronic Information、Engineering等相关专业优先
年以内经验，可接收26届应届生
工作职责
按照模拟电路设计图，完成版图的设计及相应的LVS/DRC等物理验证检查
优先资格
具备IP整合经验的优先
熟悉Virtuoso，laker，calibre等工具的优先
具备ESD和latch up 效应防护经验的优先
掌握先进制程版图经验的优先
AI 洞察
优缺点分析
优点
- 芯片行业前景广阔，联发科作为大平台提供稳定的职业起点
- 能够接触先进制程（如5nm/3nm）版图，积累高价值经验
- 技能积累扎实，版图工程师在半导体行业需求稳定
- 行业竞争激烈，需持续学习新工艺和工具
- 加班可能较多，尤其是项目交付期
缺点 / 挑战
- 工作内容重复性较高，需要长时间面对屏幕，对耐心和细心要求苛刻
- 适合对芯片物理实现有浓厚兴趣、做事细致、能够忍受重复性工作的求职者，特别是电子信息类应届生
角色解读
- 从初级版图工程师成长为资深版图工程师，负责更复杂的模块整合
- 可转向模拟电路设计方向，或晋升为版图团队组长/经理
- 深耕先进制程（如5nm、3nm）版图，成为工艺专家
- 根据模拟电路设计图绘制物理版图，确保符合工艺规则
- 使用Virtuoso、Calibre等工具进行LVS（版图与电路一致性）和DRC（设计规则检查）验证
- 与模拟设计工程师协作，优化版图布局以减少寄生效应和面积
- 熟悉Virtuoso、Calibre、Laker等版图设计工具
- 了解半导体工艺和版图设计规则，包括ESD和latch up防护
- 具备良好的空间想象力和细心耐心，能处理复杂版图
- 基本电路知识，能读懂模拟电路图
申请策略
- 关注联发科校园招聘官网，及时投递
- 在面试中展现对芯片行业的热情和长期发展的意愿
- 突出课程设计或毕业设计中与版图相关的内容，例如绘制过什么电路版图
- 强调对EDA工具的熟悉程度，如Virtuoso、Calibre等
- 如有相关实习或竞赛经历（如集创赛），务必重点描述
- 提前学习Virtuoso和Calibre的基本操作，可通过网上教程或EDA工具实习
- 了解ESD和latch up的基本概念，有助于面试加分
面试指南
- 对于流程类问题：按“接收设计图→规划布局→绘制版图→DRC/LVS验证→修改”的步骤回答，并强调细节
- 对于问题解决类：采用“发现问题→分析原因→尝试不同方案→验证结果”的框架
- 请描述版图设计的基本流程
- 你如何检查和解决DRC错误？
- 什么是LVS？如何进行LVS检查？
- 请谈谈你对ESD防护的理解
- 你使用过哪些版图工具？举例说明
- 复习半导体工艺基础、版图设计规则（如最小间距、宽度等）
职位点评
62
综合评分
联发科版图岗，薪资市场水准，技术成熟，工作地点上海，需现场办公。
从起薪待遇、成长路径、工作节奏和岗位方向综合评估，方便比较职业起点。
更适合这类人
适合看重薪资稳定和大平台资源，对工作强度有一定容忍度的应届生。
表现最好
薪资福利
相对薄弱
工作生活
薪资福利70
成长发展65
工作生活50
使命价值60
薪资福利
70中等
联发科作为知名芯片公司，薪资处于行业中等偏上水平，福利完善，但JD未明确薪资和福利细节。
薪资信号未披露（AI估算：12K-18K/月）
成长发展
65中等
职位技术栈成熟（Virtuoso、Calibre），但版图设计本身并非前沿领域；联发科提供先进制程机会，有一定成长空间，但JD未提及晋升路径。
技术前沿主流现代技术
技术栈Virtuoso、Calibre、Laker、LVS、DRC
业务类型ambiguous
工作生活
50较低
要求现场办公，JD未提及WLB或加班情况，芯片行业通常有一定加班压力。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
60中等
芯片行业正处于高速增长期，但版图工程师对社会贡献的感知相对间接，创新性一般。
行业发展高速增长赛道
社会影响中性/一般
创新程度稳健跟随主流
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