卓胜微
集成电路版图设计工程师-校招
集成电路版图设计工程师-校招
发布于 大约 14 小时前普通员工/个人贡献者
无锡市
无经验要求
全职员工
仅现场办公
本科
硬件工程
Autocad
Drc
Esd
Lvs
Virtuoso
版图设计
集成电路工艺
AI 估算 · 10k–15k
校招本科，无锡地区集成电路设计岗位，公司为行业知名，薪资处于市场中位数偏上。
职位详情
关于这个职位
作为集成电路版图设计工程师，你将与电路设计团队紧密合作，负责模块级和芯片级的版图设计、物理验证及流片数据提交
这是一个接触先进工艺、积累芯片设计实战经验的绝佳机会，适合电子相关专业应届生
最低要求
电子通信, 自动化等相关专业，本科学历
熟悉集成电路工艺流程及电路基础知识
了解匹配, 噪声, 寄生,隔离等知识
了解天线效应, ESD电路
能够熟练使用Virtuoso, cadence, AutoCAD等EDA软件
工作认真细心，积极主动，能承受压力, 具有良好的表达沟通和团队协作能力
工作职责
协助电路设计工程师完成模块版图设计以及全芯片版图集成
完成DRC, LVS, ANT, ERC等物理验证
与Fab沟通, 提交版图数据,完成Tapeout
AI 洞察
优缺点分析
优点
- 接触先进芯片工艺，技术积累扎实
- 公司为射频芯片头部企业，平台稳定
- 校招培养体系完善，成长路径清晰
- 需持续学习新工艺规则，知识更新快
- 适合细心、专注、对芯片制造有浓厚兴趣的应届生，愿意从底层技术做起
缺点 / 挑战
- 版图设计工作重复性较高，需耐心细致
- 流片周期长，压力集中在tapeout阶段
角色解读
- 初期专注于版图实现，积累工艺和验证经验
- 可向电路设计方向转型，成为模拟/射频设计工程师
- 资深后可担任版图团队Leader或项目负责人
- 根据电路设计工程师的电路图，使用EDA工具完成物理版图绘制
- 运行DRC、LVS等物理验证，修改版图直至满足制造要求
- 与晶圆代工厂沟通，提交最终版图数据并完成流片
- 熟悉集成电路工艺基础知识，理解器件物理和制造流程
- 精通版图设计EDA工具，如Virtuoso、Cadence等
- 掌握物理验证规则，能独立分析并解决DRC/LVS错误
申请策略
- 关注公司校招宣讲会，了解其技术方向和产品线
- 面试时准备一个版图设计相关的案例或解决过的DRC问题
- 突出电子或微电子相关课程成绩及项目经历
- 强调对EDA工具的掌握，如Virtuoso使用经验
- 展示团队协作和沟通能力，如参与过的团队项目
- 提前自学EDA工具使用，可找公开教程或实验平台
- 复习集成电路工艺和版图设计基础知识
面试指南
- 对于技术问题，先定义概念，再结合示例说明解决方法
- 对于项目经历，用STAR法则（情境、任务、行动、结果）描述
- 请解释什么是天线效应，以及如何在版图中避免？
- 你如何解决DRC错误？请举例说明
- 描述一次你使用Virtuoso完成版图设计的经历
- 你对集成电路工艺中的匹配和寄生有什么理解？
- 复习集成电路工艺和版图设计的基础概念
- 准备1-2个版图项目案例，包括遇到的挑战和解决方案
职位点评
71
综合评分
校招岗位，技术成长空间大，薪资市场水准，现场办公，工作强度未明确。
从起薪待遇、成长路径、工作节奏和岗位方向综合评估，方便比较职业起点。
更适合这类人
适合重视技术成长和职业发展的应届生，能接受一定的工作强度。
表现最好
成长发展
相对薄弱
工作生活
薪资福利70
成长发展85
工作生活50
使命价值65
薪资福利
70中等
薪资在无锡有竞争力，福利通常包含五险一金和年终奖，但具体未在JD明确。
薪资信号未披露（AI估算：10K-15K/月）
成长发展
85较高
校招岗位有系统培养，技术积累扎实，成长路径清晰，可向设计方向转型。
技术前沿主流现代技术
技术栈Virtuoso、Cadence、DRC、LVS、ESD
业务类型ambiguous
工作生活
50较低
仅现场办公，无锡滨湖区为科技园区，但工作强度可能较大，尤其在tapeout阶段。
工作模式仅现场办公
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
65中等
半导体行业为国家级战略产业，公司技术领先，但岗位偏执行，社会直接影响力有限。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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