兆易创新
产品器件工程师（KGD）
产品器件工程师（KGD）
发布于 1 天前普通员工/个人贡献者
全职员工仅现场办公电子工程师
电子工程师
Ddr/Lpddr
Dram
Npi导入
失效分析
晶圆测试
良率分析
Ate/Slt
Kgd
值不值得投
76综合评分
综合评分 76
半导体存储核心BU技术岗，技术壁垒高、发展空间大，但项目交付与跨部门协同压力并存。
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
3.5万
比电子工程师中位数高
发布情况
新岗位 · 昨天发布
公司情况
这家公司招聘很活跃
约 190 个在招
市场机会
选择适中
合肥 · 电子工程师 · 26 个在招
职位详情
关于这个职位
该职位主要负责KGD（Known Good Die）晶圆级测试方案的开发、验证与优化，评估测试覆盖率并推动良率提升
你需要进行高速/接口表征测试，支持新产品导入，并与跨部门团队协作完成KGD放行评审及风险控制
最低要求
本科及以上学历，电子/微电子/通信/计算机或相关专业
年及以上KGD开发经验
熟悉 DRAM & probe test 原理，DDR/LPDDR timing/speed/retention 测试原理
熟悉晶圆测试、裸片筛选、良率分析及半导体产品导入流程
熟悉 KGD、Wafer Sort、Binning、Reliability Screening 等相关知识
了解 RDBI/FT 相关测试原理，KGD DFT methodology and ATE/SLT test debug
有 MCP/eMCP/ePOP 项目经验者优先
具备良好的沟通协调能力、问题分析能力和跨团队推动能力
有英文沟通能力，可对接海外客户或供应商
工作职责
程序开发&标准制定：负责 KGD 晶圆级测试方案开发、验证与优化
制定并维护 KGD 判定标准及测试流程
测试覆盖率&质量：评估测试覆盖率、测试时间、成本与质量风险，优化筛选策略
降低VRT和PPM
失效分析&良率提升：负责 wafer/die 数据分析，识别异常失效模式并推动良率改善
高速/接口表征：LPDDR/DDR 时序、data eye 相关测试与调优
BIST/DFT 协同，与 design完成 BI 电路模块、测试逻辑的制定
NPI 导入：具备新产品导入能力，支持 MCP/eMCP/ePOP 等封装产品的 KGD 策略建立
跨部门沟通：配合可靠性、封装、产品、质量等团队完成 KGD 放行评审及风险控制
支持客户需求导入、异常分析及生产问题闭环
优先资格
有 MCP/eMCP/ePOP 项目经验者优先
AI 洞察
优缺点分析
优点
- 处于半导体存储（DRAM）核心赛道，技术壁垒高，职业生命周期长
- 接触前沿的KGD测试与高速接口技术，积累深厚的晶圆级测试与良率分析经验
- 上市公司平台大，项目资源丰富，有利于技术深度与广度的拓展
- 适合具备5年以上半导体测试经验，精通DRAM/DDR测试原理，且具备较强数据分析与跨部门协同能力的技术人才
缺点 / 挑战
- 需要处理复杂的失效分析与良率问题，对数据分析能力和跨部门推动能力要求较高
- 涉及新产品导入与海外客户对接，可能面临较大的项目交付压力与沟通成本
角色解读
- 从KGD测试开发工程师向资深技术专家或测试团队管理方向发展
- 可深入半导体良率提升与失效分析领域，或转型为NPI项目经理，统筹新产品从设计到量产的测试策略
- 负责KGD（Known Good Die）晶圆级测试方案的开发与优化，制定测试标准与流程
- 进行高速/接口表征测试（如LPDDR/DDR时序），分析wafer/die数据以识别失效模式并提升良率
- 支持MCP/eMCP等封装产品的新产品导入（NPI），并跨部门协同完成KGD放行评审
- 精通DRAM及probe test原理，熟悉DDR/LPDDR时序及测试方法
- 掌握晶圆测试、裸片筛选、良率分析及KGD DFT方法论，具备ATE/SLT test debug能力
- 具备良好的跨部门沟通协调与英文沟通能力
申请策略
- 了解兆易创新在DRAM领域的最新产品布局与技术路线，准备一些关于良率提升或测试覆盖率优化的具体案例，以展现解决实际问题的能力
- 突出在KGD、Wafer Sort、Binning等方面的实际项目经验，特别是降低VRT和PPM的具体成果
- 强调在LPDDR/DDR时序测试、data eye调优及BIST/DFT协同方面的技术深度
- 展示MCP/eMCP/ePOP等封装产品NPI导入的成功案例
- 深入学习先进封装（如MCP/eMCP）的KGD测试策略，提升对高速接口（DDR5/LPDDR5）测试原理的理解
- 加强失效分析工具（如JMP等数据分析软件）的使用能力
面试指南
- 采用STAR法则（情境、任务、行动、结果），重点突出数据驱动的分析过程、跨部门协作的推动力以及最终量化的业务收益（如良率提升百分比、测试时间缩短等）
- 请分享一个你主导的KGD测试方案优化项目，你是如何降低VRT和PPM的？
- 在LPDDR/DDR时序测试中，data eye调优的难点是什么？你是如何解决的？
- 当wafer/die数据分析发现异常失效模式时，你通常如何推动良率改善？
- 在NPI导入阶段，如何制定MCP/eMCP产品的KGD策略以平衡测试时间与质量风险？
- 复习DRAM及DDR/LPDDR的底层测试原理，熟悉KGD DFT methodology
- 准备2-3个详细的失效分析与良率提升案例，并了解兆易创新近期的DRAM产品动态
职位点评
薪资福利80
成长发展85
工作生活60
使命价值75
薪资福利
80较高
上市公司核心BU的技术岗，5年经验要求，薪资处于市场中上水平，福利体系相对完善。
薪资信号未披露（AI估算：2.5千–4.5万/月）
成长发展
85较高
涉及DRAM核心测试技术与高速接口表征，技术壁垒高，有利于个人技术深度的积累与行业竞争力的提升。
技术前沿主流现代技术
技术栈KGD、DRAM、DDR/LPDDR、ATE/SLT、BIST/DFT、wafer/die
业务类型ambiguous
工作生活
60中等
职位涉及跨部门沟通、NPI导入及海外客户对接，可能存在一定的项目压力，且未明确提及WLB或弹性办公。
工作模式未明确
办公地点未明确
加班情况未提及（无法判断）
使命价值
75中等
半导体存储是国家重点发展的核心领域，岗位致力于提升芯片良率与质量，对国产存储产业链有积极的推动作用。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
兆易创新 的其他在招职位
相似职位推荐
Watch Jobs