兆易创新
产品质量保证主管工程师
产品质量保证主管工程师
发布于 大约 5 小时前基层主管/组长
西安市 / 上海市
高级经验
全职员工
仅现场办公
本科
质量管理
Aec-Q
Dfmea
Doe
Esd
Htol
Iso 26262
Jedec
Msa
Pqa
AI 估算 · 30k–50k
半导体行业资深质量工程师，5年以上经验，且涉及多个一线城市，薪资在30-50K/月，14薪合理。
职位详情
关于这个职位
该职位是半导体芯片研发质量管控的核心角色，负责从芯片设计到流片/样品阶段的全流程质量保障
您需要搭建研发质量体系，运用专业质量工具（如DFMEA、SPC）识别并规避设计风险，推动跨部门及外部晶圆厂、封装厂的质量协同，确保产品顺利从研发转入量产
对于有5年以上芯片DQA/PQA经验、熟悉JEDEC/AEC-Q标准的专业人士，这是一个深度参与先进芯片研发、发挥技术影响力的绝佳机会
最低要求
学历与专业：本科及以上学历，微电子、集成电路设计、电子工程、半导体器件等相关专业优先
工作经验：5年以上半导体芯片设计公司 DQA/PQA 相关工作经验，熟悉芯片研发全流程质量管控，具备从需求到流片 / 样品阶段质量实战经验者优先
精通芯片设计流程（前端 RTL 设计、后端布局布线、物理验证、时序分析）、晶圆流片工艺及封装工艺，掌握研发阶段芯片可靠性测试方法（HTOL、ESD、Latch-up、高温反偏、温度循环等）
熟悉半导体质量及可靠性相关标准（JEDEC/AEC-Q 系列），具备加速应力测试、概率统计分析能力，了解 ISO 26262 功能安全标准（汽车电子芯片方向优先）
具备芯片设计相关失效分析能力，能通过测试数据、仿真工具（如 Cadence、Synopsys 相关工具）、物理分析等手段定位设计缺陷
熟练应用六西格玛工具（DMAIC、QFD、过程控制图等）开展质量改进
具备独立搭建研发质量流程、导入质量工具的能力，能主导重大研发质量问题解决
跨团队（设计、验证、流片厂、客户）沟通协调能力强，逻辑清晰，执行力突出，能承受研发项目节奏压力
良好的英语听说读写能力，可熟练阅读英文技术文档、标准规范，具备英文沟通对接能力
工作职责
聚焦半导体芯片研发全流程质量管控，通过建立并落地研发质量体系、应用专业质量工具，从设计源头规避质量风险，保障芯片设计质量、验证有效性及流片 / 样品阶段的可靠性，支撑产品从研发到量产的顺利转化，是连接芯片设计、验证、流片及客户的核心质量枢纽
研发质量体系搭建与落地：深度协同芯片设计（前端 / 后端）、验证、流片团队，梳理研发全流程（需求定义→架构设计→RTL 设计→物理验证→流片→样品测试）质量节点，建立并优化研发质量管控体系（如设计评审机制、DFMEA、应用流程、验证覆盖度评估标准），确保质量要求贯穿研发全周期
质量需求与风险管控：参与客户 / 市场质量需求评审，将客户可靠性、功能安全等要求转化为研发阶段可执行的质量指标
针对芯片设计缺陷、验证覆盖不足、流片工艺匹配性等核心风险，开展专项风险评估，输出风险清单及防控方案，提供技术指导
研发质量评估与优化：运用统计分析方法（SPC、MSA、DOE 等）及研发质量工具，对设计质量、验证效率、流片良率、样品一致性等数据进行系统性分析，推动研发质量数据化管理
识别研发过程质量瓶颈，主导质量改进项目（如验证方案优化、设计缺陷率降低），支撑成本优化目标
跨部门与外部协作：主导内部设计、验证、测试团队的质量协同，快速响应并解决研发阶段质量问题
对接外部晶圆厂、封装厂，明确研发阶段质量标准及测试要求，跟进流片 / 封装过程质量反馈，推动跨组织质量问题闭环
变更与失效管理：制定研发阶段设计变更、工艺变更、物料替代的质量验证流程，评估变更对产品质量、可靠性及量产可行性的影响
负责芯片研发阶段失效分析（设计失效、验证失效、流片失效等），联合设计团队通过 ATE 测试数据、仿真分析、物理分析定位根因，推动整改落地
客户质量支持：为客户提供研发阶段质量保障方案咨询，输出研发质量管控计划、验证报告等专业文档
配合客户开展研发质量流程审核（如设计评审、验证覆盖度审核），跟踪整改项落实，维护客户质量信任度
优先资格
优先条件：
有汽车电子芯片（如 MCU、memory芯片）研发质量管控经验者
具备半导体芯片设计验证、IC 测试相关工作背景，懂芯片设计原理者
持有六西格玛绿带 / 黑带认证、功能安全相关认证（如 ISO 26262 ASIL 等级认证）
AI 洞察
优缺点分析
优点
- 深度参与高端芯片研发，技术含金量高，积累从设计到量产的全流程经验
- 跨部门协作经验丰富，可提升沟通和项目主导能力
- 掌握JEDEC、AEC-Q等国际标准，职业竞争力强
- 岗位技术要求全面，需要持续学习新工艺和新标准
- 跨团队协调涉及多方利益，沟通复杂度高
- 适合5年以上芯片研发质量经验、具备扎实技术和主导能力的专业人士，希望在一个稳定平台中发挥技术影响力
缺点 / 挑战
- 半导体行业薪资水平较高，且兆易创新为上市公司，平台稳定
- 芯片研发周期长、风险高，需承受较大项目进度压力和质量责任
角色解读
- 在半导体芯片质量领域深耕，可向质量经理、高级质量专家方向发展
- 积累全流程质量管控经验后可转型为芯片研发项目经理或产品可靠性负责人
- 由于接触前沿工艺和标准，也可向功能安全工程师或技术总监方向拓展
- 建立并优化芯片研发全流程的质量管控体系，确保设计、验证、流片各阶段符合质量标准
- 运用DFMEA、SPC、DOE等质量工具，识别和预防设计风险，主导失效分析并推动整改
- 作为核心枢纽，协调芯片设计、验证、流片团队以及外部晶圆厂、封装厂，解决质量争议
- 对接客户质量需求，输出研发质量计划，配合客户审核，维护质量信任度
- 精通芯片设计全流程（前端RTL设计、后端布局布线、物理验证、时序分析）及可靠性测试方法
- 熟悉半导体质量与可靠性标准（JEDEC/AEC-Q系列），具备失效分析能力
- 熟练应用六西格玛工具（DMAIC、QFD、过程控制图）及统计方法（SPC、MSA、DOE）
- 优秀的跨团队沟通协调能力和英语读写能力，能主导重大质量问题解决
申请策略
- 了解兆易创新的产品线（如NOR Flash、MCU），在面试中展现对业务的理解
- 准备一个完整的质量改进项目案例，展示从问题识别到闭环的全过程
- 突出DQA/PQA经验，列出具体参与的芯片项目（如MCU、存储器）及在质量体系搭建中的角色
- 强调掌握的可靠性测试方法和标准（JEDEC、AEC-Q），以及失效分析案例
- 展示六西格玛工具应用成果，如通过DFMEA减少设计缺陷率的具体数据
- 体现英语能力，如阅读英文标准或与国外客户沟通的经历
- 如果尚未持有六西格玛绿带/黑带或ISO 26262认证，建议提前准备
- 补充汽车电子芯片质量知识，特别是AEC-Q和功能安全标准
面试指南
- 使用STAR法则（情境-任务-行动-结果）结构化回答
- 先说明问题背景，然后展示系统性分析方法（如鱼骨图、FMEA），最后量化成果
- 突出跨团队协作和沟通能力，体现领导力和执行力
- 请描述一次你主导的芯片研发质量流程搭建或优化经历
- 如何识别和评估芯片设计阶段的质量风险？请举例说明
- 当流片良率低于预期时，你会如何组织失效分析并推动改进？
- 谈谈你对JEDEC和AEC-Q标准的理解，它们在芯片研发中如何应用？
- 面对研发进度压力，如何平衡质量要求？
职位点评
70
综合评分
技术成长性强、薪资中上，但工作节奏紧凑、WLB一般。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
适合追求技术深度和职业成长、对薪资和稳定性有较高要求，能接受一定工作压力的求职者。
表现最好
成长发展
相对薄弱
工作生活
薪资福利75
成长发展85
工作生活40
使命价值70
薪资福利
75中等
薪资水平在半导体行业处于中上，但未明确提及福利，补偿性满足中等偏上。
薪资信号未披露（AI估算：30K-50K/月）
成长发展
85较高
岗位技术含量高，涉及前沿标准和工具，成长空间大，但培训晋升未明确提及。
技术前沿主流现代技术
技术栈JEDEC、AEC-Q、六西格玛、DFMEA、SPC、Cadence、Synopsys、HTOL、ESD
业务类型ambiguous
工作生活
40较低
工作地点为一线城市核心区，但需承受研发压力，未提及弹性工作，生活化满足较低。
工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）
使命价值
70中等
半导体行业稳健，芯片质量岗位对技术可靠性和安全性有正向价值，但使命感信号不强。
行业发展稳定成熟行业
社会影响中性/一般
创新程度稳健跟随主流
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