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ASIC DFT Engineer
ASIC DFT Engineer
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公硬件工程
硬件工程
Asic
Atpg
Dft
Eda工具
Mbist
硬件测试
芯片设计
值不值得投
76综合评分
综合评分 76
头部EDA企业核心研发岗、技术成长性强、行业前景广阔、WLB中规中矩
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
3.5万
比硬件工程中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
43 个在招
市场机会
选择面较广
武汉 · 硬件工程 · 约 160 个在招
职位详情
关于这个职位
负责内存PHY开发团队的ASIC测试设计实施，涵盖Scan、MBIST、LBIST等测试架构搭建与验证
需完成DFT综合、扫描插入、向量生成及故障覆盖率分析，并支持芯片流片后的硅验证与生产良率提升
最低要求
电气或计算机工程学士/硕士学位
年以上DFT相关经验
熟练掌握DFT流程与工具
良好的中英文沟通能力
工作职责
定义并实现DFT特性，包括Scan、Compression、MBIST、LBIST、Boundary Scan (JTAG)以及ATPG流程开发
在ASIC开发生命周期中与设计、验证、物理设计和产品工程团队紧密协作
执行DFT综合、扫描插入、向量生成、故障覆盖率分析及测试时序收敛
提供硅片上线支持，确保高制造质量、故障覆盖率和生产良率
优先资格
熟悉HBM、DDR、UCIe协议者优先
AI 洞察
优缺点分析
优点
- 依托头部EDA企业平台，接触前沿芯片测试技术与完整流片项目
- 技术栈专业度高，行业壁垒强
- 跨国企业福利体系完善，职业发展路径清晰
- 需持续跟进先进工艺与新型存储协议，技术迭代快
- 适合具备扎实数字电路基础、对芯片测试领域有浓厚兴趣且能接受一定项目节奏的技术型求职者
缺点 / 挑战
- 芯片流片节点紧张，项目交付期可能面临较高工作压力
- 跨团队协作沟通成本较高
角色解读
- 可向资深DFT专家、测试架构师方向发展，或转向芯片设计/验证负责人
- 长期可拓展至IP核开发或技术管理岗位
- 负责芯片测试设计方案的架构与落地，通过Scan、MBIST等技术提升芯片可测性
- 主导DFT综合、向量生成与覆盖率分析，配合流片后做硅验证与良率优化
- 精通DFT流程与主流EDA工具
- 掌握数字电路设计与验证基础
- 熟悉存储器接口协议（如DDR/HBM）者优先
- 具备跨部门协同与中英文沟通能力
申请策略
- 提前了解Synopsys在武汉的研发业务重心
- 准备1-2个完整的DFT从架构到硅验证的项目案例，重点说明遇到的技术瓶颈与解决思路
- 突出DFT项目实战经验，量化故障覆盖率提升与良率改善成果
- 详细列出掌握的DFT工具链与协议标准
- 强调跨部门协作与英文文档撰写能力
- 深入钻研HBM/UCIe等高速接口测试方案
- 补充Python/Tcl脚本自动化能力以提升DFT流程效率
- 关注Chiplet与先进封装测试趋势
面试指南
- 采用STAR法则结构化回答项目经验
- 针对技术问题先阐述底层原理，再结合具体工具参数与数据给出优化步骤
- 强调跨团队沟通中的对齐机制与风险管控
- 请介绍你过往项目中DFT架构的设计思路与工具选型依据
- 遇到故障覆盖率不达标时，你通常如何定位问题并优化？
- 简述MBIST或Scan Chain的基本原理及其在先进工艺下的挑战
- 如何协调Design与Verification团队解决DFT集成冲突？
- 复习数字IC测试基础理论（如Fault Models, ATPG算法）
职位点评
薪资福利78
成长发展85
工作生活65
使命价值70
薪资福利
78中等
跨国上市企业薪资结构规范，结合武汉地区行情属市场中上水平，但非互联网高薪梯队。
薪资信号市场水准 (2.5千–4.5万/月)
成长发展
85较高
接触前沿芯片测试技术与完整流片流程，技术成长空间大，内部培训与导师制通常较完善。
技术前沿前沿/新兴技术
技术栈DFT、MBIST、LBIST、Scan、ATPG、HBM、DDR、UCIe
业务类型profit_center
工作生活
65中等
硬件研发通常需坐班，但跨国企业一般提供相对规律的作息与合规假期，具体WLB未明确提及。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
70中等
芯片国产化与先进制程发展处于高速增长期，该岗位直接支撑高端芯片质量与良率，具有明确的技术价值。
行业发展高速增长赛道
社会影响中性/一般
创新程度积极采用新技术
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