新思科技
DDR/LPDDR IP Design Staff Engineer
DDR/LPDDR IP Design Staff Engineer
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Asic设计
Ddr
Lpddr
Spyglass
Systemverilog
Tcl
Vcs
值不值得投
83综合评分
综合评分 83
外资巨头核心IP团队、前沿高速接口技术、薪资竞争力强，适合追求技术深度的资深IC设计人才。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
4.8万
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
31 个在招 · 其中芯片设计 12 个
市场机会
选择适中
武汉 · 芯片设计 · 22 个在招
职位详情
关于这个职位
该职位负责DDR/LPDDR IP的数字设计与验证，参与当前及下一代技术的研发
你需要使用Verilog/SystemVerilog进行RTL编码，解决仿真和硅片调试中的复杂问题，并与跨部门团队及客户支持团队协作，交付高端设计产品
最低要求
电子工程学士学位（BSEE）且具备6年以上数字设计经验，或电子工程硕士学位（MSEE）且具备3年以上相关经验
基于预定义的RTL编码风格进行数字设计，包括Verilog和SystemVerilog，清理Lint、CDC、DFT和综合中的RTL检查违规
具备扎实的调试技能，能够进行仿真和硅片问题的根本原因分析
熟悉Synopsys EDA工具，如VCS、Verdi、Spyglass、DC、Formality
具备良好的沟通能力，能够与设计组和客户支持团队进行跨部门交互
工作职责
作为经验丰富的DDR/LPDDR设计和验证团队的一员，参与当前及下一代技术的研发工作
与数字和混合信号工程师组成的专业团队合作，负责交付高端设计并支持DDR/LPDDR产品
基于预定义的RTL编码风格进行数字设计，清理Lint、CDC、DFT和综合中的RTL检查违规
进行仿真和硅片调试，定位并解决复杂问题的根本原因
与应用工程师及客户支持团队交互，提供技术支持
优先资格
有强烈的学习和探索新技术的愿望
展现出良好的分析和问题解决能力
了解DDR、HBM、UCIe等接口技术者优先
具备Shell、Perl、Python和TCL等脚本编写经验者优先
了解模拟电路者优先
与应用工程师互动以提供客户支持
AI 洞察
优缺点分析
优点
- 处于半导体IP行业核心领域，DDR/LPDDR是SoC关键接口，技术壁垒高，职业护城河深
- 新思科技作为全球EDA和IP巨头，平台大，技术栈前沿，能接触到最先进的芯片设计流程
- 硅片Debug和复杂接口协议（如DDR5/LPDDR5X）的学习曲线陡峭，对底层硬件和协议理解要求极高
- 适合具备扎实数字IC设计基础、对高速接口协议有浓厚兴趣，且希望在半导体IP领域长期深耕的资深工程师
缺点 / 挑战
- 跨国企业可能面临跨时区沟通或较高的交付标准压力
角色解读
- 从高级数字设计工程师向Staff/Principal Engineer发展，成为技术专家
- 在DDR/HBM/UCIe等高速接口IP领域深耕，或向系统架构师、技术管理方向转型
- 负责DDR/LPDDR IP的数字前端设计，使用Verilog/SystemVerilog进行RTL编码并解决Lint/CDC等检查违规
- 参与仿真与硅片调试，定位并解决复杂硬件问题的根本原因
- 与跨部门团队及客户支持团队协作，交付高端设计并提供技术支持
- 扎实的ASIC设计方法论基础，精通Verilog/SystemVerilog及Synopsys EDA工具（VCS, Verdi, Spyglass等）
- 具备优秀的仿真和硅片Debug能力，能够快速定位复杂问题
- 良好的跨团队沟通技巧，能够高效协同设计与客户支持团队
申请策略
- 了解新思科技在Memory Interface IP领域的市场地位及最新产品发布，面试时展现出对行业趋势的关注和对新技术的探索欲
- 突出在DDR/LPDDR或类似高速接口IP项目中的RTL设计、Lint/CDC检查及综合经验
- 详细列举使用Synopsys EDA工具进行仿真和硅片Debug的成功案例及根本原因分析能力
- 深入学习DDR5/LPDDR5X或HBM、UCIe等下一代接口协议规范
- 提升Python/Perl等脚本能力，以自动化设计验证和数据处理流程
面试指南
- 采用STAR法则（情境、任务、行动、结果）来描述Debug经历，重点突出逻辑分析过程、工具使用及最终解决效果
- 对于协议和设计问题，先阐述理论基础，再结合实际项目经验说明具体实现和验证方法
- 请描述一次你在硅片Debug中遇到的最复杂的问题，你是如何定位并解决的？
- 在DDR/LPDDR设计中，如何处理CDC（跨时钟域）问题？请举例说明
- 你在使用Synopsys EDA工具（如VCS/Verdi/Spyglass）时，有哪些提高效率的技巧？
- 如果客户反馈DDR IP在特定场景下出现性能不达标，你会如何排查和支持？
- 复习DDR/LPDDR协议的核心状态机、时序要求及常见设计陷阱
- 准备1-2个具有挑战性的项目案例，重点展示你的分析解决问题能力和跨团队协作经验
职位点评
薪资福利85
成长发展90
工作生活70
使命价值80
薪资福利
85较高
外资巨头的高级技术岗，薪资在武汉地区具有较强竞争力，福利体系完善。
薪资信号未披露（AI估算：3.5千–6万/月）
成长发展
90较高
处于半导体IP核心技术领域，接触前沿接口协议，技术成长空间巨大。
技术前沿前沿/新兴技术
技术栈Verilog、SystemVerilog、DDR、LPDDR、HBM、UCIe、VCS、Verdi、Spyglass
成长机会strong desire to learn and explore new technologies
业务类型profit_center
工作生活
70中等
武汉生活成本相对较低，外资企业通常注重WLB，但高级岗位及硅片Debug阶段可能面临一定的工作压力。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
80较高
赋能自动驾驶、AI、5G等前沿科技，社会价值高，行业前景广阔。
行业发展高速增长赛道
社会影响正向社会影响力较高
使命信号Self-driving cars、Artificial Intelligence、The cloud、5G、The Internet of Things、Era of Smart Everything
创新程度开拓性创新（行业首创）
新思科技 的其他在招职位
相似职位推荐
Watch Jobs