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DDR数字设计高级工程师-Senior DDR Digital Design Engineer(J19592)
立即应聘

DDR数字设计高级工程师-Senior DDR Digital Design Engineer(J19592)

发布于 大约 13 小时前

普通员工/个人贡献者

上海市
高级经验
全职员工
仅现场办公
硕士
硬件工程
Asic
Ddr
Fpga
存储接口
数字电路设计
时序分析
系统性能优化
Rtl编码
Verilog Hdl

AI 估算 · 30k–50k

资深芯片设计岗，技能稀缺，市场竞争力强，参考上海同级别薪资水平。

职位详情

关于这个职位

该职位负责DDR数字设计，主导高速存储接口PHY IP的模块级架构设计与实现，包括Chiplet接口开发、RTL编码、FPGA调试及系统性能优化

你需具备扎实的数字电路基础，熟悉ASIC开发流程，并有5年以上相关经验
这是一个在存储芯片领域深耕技术、解决复杂高速接口挑战的工程师岗位

最低要求

教育背景与专业知识：通信、电子工程或计算机工程专业硕士及以上学历，具备扎实的数字电路设计基础

专业技能与资格：能使用Verilog HDL完成复杂逻辑设计，能使用综合和时序分析等EDA工具完成设计验证
行业与专业经验：5年以上ASIC/FPGA设计经验，熟悉ASIC开发流程，有DDR高速接口设计经验者优先
项目/任务成果：具备从零搭建完整数字系统设计流程的能力，主导过至少一个数字IP或接口模块的完整开发
其他要求：具有独立分析与解决问题的能力，能主动推动跨团队协作并完成复杂设计任务

工作职责

模块级架构设计：针对前沿工艺和规格，主导高速存储接口PHY IP的模块级规格制定与架构实现，确保设计符合性能与功耗目标

Chiplet接口开发：推动Chiplet接口模块的规格制定与架构实现，拉通跨模块协同，确保接口兼容性与数据完整性
高速内存接口实现：参与高速内存接口的高层次产品规范与微架构定义，主导RTL编码、LINT检查及健全性测试，确保代码质量与功能正确
硬件验证与调试：支持硬件FPGA设计及bring-up，协同验证团队进行实验室调试，推动问题闭环
系统性能优化：与软件团队和/或客户合作，识别并解决系统级问题，主导调试与系统性能调优，达成设计指标

AI 洞察

优缺点分析

优点

  • 长鑫存储为国内存储芯片龙头，平台资源丰富，技术积累深厚
  • 上海芯片产业集聚，薪资福利有竞争力，发展前景广阔
  • 技术迭代快，需持续学习最新协议与架构
  • 适合有5年以上数字IC设计经验、对高速接口有浓厚兴趣、渴望在存储芯片领域深耕的技术型工程师

缺点 / 挑战

  • 聚焦DDR5、Chiplet等前沿技术，有大量技术挑战与成长机会
  • 芯片设计周期长，项目压力大，需要高强度的专注与投入
  • 涉及跨多团队协作，对沟通与问题定位能力要求较高

角色解读

  • 技术专家路线：深耕DDR/Chiplet接口技术，成为存储芯片领域权威
  • 架构师路线：参与SoC系统级架构设计，主导芯片规格定义
  • 技术管理路线：积累项目经验后，带领团队完成复杂芯片项目
  • 主导高速存储接口PHY IP的模块级架构设计与实现，确保性能与功耗达标
  • 推动Chiplet接口模块的规格制定与架构实现，保证接口兼容性
  • 参与高速内存接口的微架构定义，进行RTL编码、LINT检查及功能测试
  • 支持FPGA设计、实验室调试及系统性能优化，协同解决跨团队问题
  • 扎实的数字电路设计基础，精通Verilog HDL编码
  • 年以上ASIC/FPGA设计经验，熟悉完整开发流程
  • 掌握综合与时序分析等EDA工具，具备DDR高速接口设计知识
  • 具备从零搭建数字系统设计的能力，能独立解决复杂技术问题

申请策略

  • 提前了解长鑫存储的产品线（如DDR4/DDR5 DRAM），在面试中展现对存储接口技术趋势的理解
  • 准备1-2个完整项目案例，用STAR法则清晰描述问题、方案、个人角色及成果
  • 突出DDR或高速接口相关的项目经验，详述你在架构设计、RTL编码及验证中的具体贡献
  • 展示从零搭建数字系统或主导IP模块完整的开发经历，体现独立设计能力
  • 强调FPGA调试和系统性能优化案例，用数据说明成果
  • 列表中列出掌握的EDA工具（如Synopsys DC, Cadence Conformal等）和精通的语言
  • 补充Chiplet相关协议（如UCIe）和跨时钟域设计方法
  • 加强时序分析及约束编写能力，学习主流EDA工具的高级用法

面试指南

  • 采用STAR法则：先说明项目背景（Situation），再讲目标（Task），然后描述你的行动（Action），最后用数据展示结果（Result）
  • 对于技术问题，先给出理论原理，再结合个人实战经验，突出解决问题的思路和权衡
  • 对于系统级问题，强调跨团队沟通和系统性分析的方法，展示主动性和协作能力
  • 请描述你主导过的一个DDR接口设计项目，从架构定义到验证调试的完整过程
  • 如何处理跨时钟域同步？请举例说明
  • Chiplet接口设计中，你如何确保数据完整性和兼容性？
  • 在FPGA bring-up中遇到时序不满足时，你会如何排查和优化？
  • 你如何看待DDR5相比DDR4在接口设计上的主要挑战？

职位点评

72
综合评分

国内存储龙头，前沿DDR/Chiplet技术，薪资丰厚但工作地点固定。

从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。

更适合这类人
适合追求技术深度与高薪酬回报、能接受固定办公和较强工作强度的资深工程师。
表现最好
成长发展
相对薄弱
工作生活
薪资福利80
成长发展85
工作生活40
使命价值75

薪资福利

80较高

该职位为资深工程师岗位，芯片行业薪酬水平较高，但JD未明确薪资与福利，整体补偿性动机满足程度较好。

薪资信号未披露（AI估算：30K-50K/月）

成长发展

85较高

岗位涉及DDR5、Chiplet等前沿技术，工作内容强调自主设计与主导，技术成长空间大，但JD未提及培训或晋升通道。

技术前沿前沿/新兴技术
技术栈DDR、Chiplet、Verilog HDL、ASIC、FPGA、RTL、时序分析
成长机会主导、从零搭建
业务类型profit_center

工作生活

40较低

仅现场办公，未提及弹性工作，芯片行业普遍加班较多，且JD未出现WLB相关信号，生活化动机满足程度较低。

工作模式仅现场办公
办公地点未明确
加班情况未提及（无法判断）

使命价值

75中等

存储芯片国产化具有较强社会意义，行业处于高速增长期，JD虽未明确使命导向，但所从事技术对国产替代有直接贡献。

行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术

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