高通
BEOL Process Integration Engineer, up to Sr. Staff
BEOL Process Integration Engineer, up to Sr. Staff
发布于 3 小时前普通员工/个人贡献者
全职员工仅现场办公工艺工程
工艺工程
2.5D/3Dic
Pdk
Spc/Doe
先进封装
失效分析
异构集成
根本原因分析
良率提升
值不值得投
82综合评分
综合评分 82
前沿半导体工艺核心岗，技术成长空间极大，薪资竞争力强，但工作节奏与抗压要求较高。
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
2.7万
比工艺工程中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 290 个在招
市场机会
选择适中
新竹 · 工艺工程 · 12 个在招
职位详情
关于这个职位
作为后端工艺集成工程师，你将负责先进半导体技术的开发与导入，主导2nm及以下节点的BEOL工艺集成策略
你需要与晶圆代工厂紧密合作，优化互连技术、先进封装及异构集成方案，直接提升下一代SoC的性能、功耗与良率
最低要求
拥有电气工程、材料科学、化学工程、物理学或相关领域的学士、硕士或博士学位
拥有理学、工程学或相关领域学士学位及6年以上ASIC设计、验证、确认、集成或相关工作经验
或拥有硕士学位及5年以上相关经验
或拥有博士学位及4年以上相关经验
具备5年以上半导体行业后端工艺集成或技术开发经验
对于Staff和Senior Staff级别，优先拥有硕士或博士学位
工作职责
与领先的代工厂合作，主导先进节点（2nm及以下）的BEOL工艺集成战略和技术开发
作为高通的主要技术接口，负责BEOL工艺定义、优化、认证和制造准备
推动先进封装技术（包括2.5D/3DIC、chiplets和异构集成）的路径探索与认证
将产品PPAC（功耗、性能、面积和成本）需求转化为稳健的工艺规范和集成解决方案
优化互连RC性能并评估工艺选项，以实现产品和技术目标
调查良率、可靠性和参数问题，与代工厂合作伙伴推动根本原因分析和纠正措施
定义工艺控制和监控策略，以确保工艺能力、质量和制造卓越性
与代工厂合作制定设计规则、PDK和技术交付物，以支持成功的产品实现
主导技术认证、HVM（大批量制造）准备和新技术导入（NTI）活动
与设计、产品工程、先进封装、可靠性和制造团队跨部门协作
优先资格
在先进逻辑节点（首选sub-5nm）的BEOL工艺集成方面具有深厚背景
在Fabless半导体公司或具有丰富客户对接经验的晶圆厂工艺工程师优先
深入理解互连材料与工艺：Cu/Ru金属化、low-k和ultra-low-k电介质、阻挡层/衬里薄膜以及双大马士革集成
深入理解工艺相互作用、良率学习、缺陷机制、可靠性和根本原因分析
具备光刻、刻蚀、CMP、CVD/ALD沉积和湿法清洗等单元工艺及其在集成流程中相互作用的经验
熟练掌握统计过程控制和分析工具：SPC、DOE、FMEA、Cpk/Ppk、JMP或同等工具
熟悉电气特性测试、可靠性认证和硅片调试
深入理解互连可靠性物理：电迁移、应力迁移、TDDB和随时间变化的通孔退化
具有与外部晶圆代工合作伙伴（如TSMC、Samsung或同等企业）在工艺开发、设计规则谈判以及从客户角度交付PDK/技术文件方面的对接经验
具备失效分析技术（TEM、SEM、EDX、FIB）用于根本原因识别的经验（加分项）
熟悉异构集成工艺，如混合键合、晶圆键合、TSV和背面金属化（加分项）
AI 洞察
优缺点分析
优点
- 处于半导体行业最前沿，直接接触2nm及以下先进节点和3D/异构集成技术，技术壁垒极高
- 作为Fabless巨头，能与全球顶尖代工厂深度合作，积累极具竞争力的行业资源与技术经验
- 与代工厂的对接和新技术导入节奏快，对问题解决能力和抗压能力要求极高
- 适合具备扎实半导体工艺背景、渴望在先进制程和先进封装领域深耕，且具备优秀跨团队沟通与问题解决能力的技术专家
缺点 / 挑战
- 先进工艺节点的开发与良率提升面临极大的物理极限挑战，需频繁解决复杂的跨领域技术难题
角色解读
- 可从工艺集成工程师成长为技术专家（Staff/Senior Staff），主导更先进节点或3D异构集成的技术路线图
- 也可向工艺集成团队负责人或技术管理方向发展
- 主导2nm及以下先进节点的后端工艺集成策略，与晶圆代工厂紧密对接，优化互连技术与先进封装方案
- 解决良率、可靠性及参数问题，推动新技术从路径探索到大批量制造的落地
- 需具备深厚的半导体物理与工艺知识，精通BEOL工艺、互连材料及失效分析
- 熟练使用SPC、DOE等统计工具，并具备与顶尖代工厂进行PDK和设计规则谈判的跨部门沟通能力
申请策略
- 高通非常看重候选人在Fabless与Foundry之间的桥梁作用，面试时可多准备关于如何平衡产品PPAC需求与代工厂工艺能力的案例
- 突出在先进节点（sub-5nm）的BEOL工艺集成经验，以及与代工厂对接PDK、设计规则谈判的实际项目成果
- 量化在良率提升、RC性能优化或失效分析中解决的具体技术难题及带来的业务价值
- 建议深入学习2.5D/3DIC、chiplets等先进封装技术，以及混合键合、TSV等异构集成工艺
- 同时，强化对互连可靠性物理（如电迁移、TDDB）的理解
面试指南
- 采用STAR法则（情境、任务、行动、结果），重点突出跨部门/跨公司协作和数据驱动决策（如使用SPC/DOE）
- 在回答技术问题时，先阐述物理机制，再说明工程解决思路，最后落脚到对PPAC或良率的实际贡献
- 请分享一个你在先进节点BEOL工艺中解决复杂良率或可靠性问题的案例，你是如何进行根本原因分析的？
- 在与代工厂进行PDK交付或设计规则谈判时，你遇到过最大的分歧是什么？如何解决的？
- 针对2.5D/3DIC或异构集成，你认为目前BEOL工艺面临的最大挑战是什么？
- 如何将产品的PPAC需求转化为具体的工艺规范？请举例说明
- 请解释一下双大马士革工艺中low-k电介质面临的可靠性挑战及你的应对经验
- 复习先进互连材料（Cu/Ru、low-k/ultra-low-k）的物理特性及失效机制
职位点评
薪资福利85
成长发展95
工作生活60
使命价值80
薪资福利
85较高
半导体先进工艺岗位技术壁垒高，新竹地区同类岗位薪资具备较强竞争力，且跨国企业福利体系完善。
薪资信号未披露（AI估算：1.8千–3.5万/月）
成长发展
95较高
岗位直接参与2nm及以下先进节点和3D异构集成开发，技术处于行业最前沿，个人技术成长与行业影响力极大。
技术前沿前沿/新兴技术
技术栈BEOL、2nm、2.5D/3DIC、chiplets、heterogeneous integration、PDK、RC optimization
业务类型profit_center
工作生活
60中等
岗位未明确提及工作模式与WLB政策，但半导体先进工艺研发与代工厂对接通常节奏较快，需视具体项目周期而定。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
80较高
推动下一代通信、AI和数据处理技术，赋能更智能的连接未来，具有较高的行业使命感与技术社会价值。
行业发展高速增长赛道
社会影响正向社会影响力较高
使命信号enable next-generation experiences、create a smarter, connected future for all
创新程度开拓性创新（行业首创）
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