Principal Engineer
发布于 3 个月前普通员工/个人贡献者
值不值得投
综合评分 77
顶级芯片设计岗，前沿工艺，高薪高压，现场办公。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
薪资怎么样
6.5万
比硬件工程中位数高
发布情况
长期在招 · 89 天前发布
公司情况
公司还在招多个职位
10 个在招 · 其中硬件工程 3 个
市场机会
选择面较广
上海 · 硬件工程 · 约 820 个在招
职位详情
关于这个职位
该职位是博通（Broadcom）的高级芯片设计工程师，负责基于5nm/3nm先进工艺的ASIC全流程设计
最低要求
Candidates should have good understanding about ASIC design flow and solid VLSI background.
工作职责
Full Chip Synthesis and STA:** An ideal candidate should have some background on full chip synthesis flow (DC, DCT, DCG) for 5nm/3nm design tape out. It would be better if the candidate have the experience running full chip STA and constraint clean up flow.
优先资格
DFT insertion
AI 洞察
优缺点分析
优点
- 接触业界最先进的5nm/3nm工艺，技术含金量高，积累稀缺经验
- 博通作为全球领先的半导体公司，平台大，资源丰富，职业发展稳定
- 工作内容覆盖芯片设计全流程，技能提升空间大
- 先进工艺设计复杂度高，需要持续学习和攻克技术难题
- 工作强度可能较大，尤其在项目冲刺阶段
- 对独立解决问题能力要求高，需要快速适应新技术
缺点 / 挑战
- 适合有多年ASIC设计经验、追求技术深度、愿意在先进工艺领域持续挑战的资深工程师
角色解读
- 技术深耕：成为芯片架构师或技术专家，主导更复杂的SoC设计
- 横向扩展：转向DFT、低功耗设计或验证等细分领域
- 管理路线：积累经验后可能转向技术管理岗位，带领设计团队
- 负责全芯片综合（Synthesis）和静态时序分析（STA），确保5nm/3nm设计满足时序要求
- 参与物理设计实现，包括布局规划、放置、设计收敛、DRC和LVS检查
- 与内外部客户合作，推动ASIC项目从RTL到流片的全流程
- 扎实的VLSI和ASIC设计流程知识，能独立处理块级和顶层任务
- 具备5nm及以下工艺的实际流片经验，熟悉先进工艺设计挑战
- 熟练使用Perl/Tcl/Python等脚本语言，提升设计自动化效率
- 良好的沟通和问题解决能力，能协作完成复杂芯片设计
申请策略
- 了解博通在ASIC领域的市场定位和主要客户，展示对业务的兴趣
- 在面试中强调对先进工艺挑战的理解和应对策略
- 重点突出5nm及以下工艺流片经验，包括具体项目角色和贡献
- 强调全芯片综合和STA的实战经验，如时序收敛方法和工具使用
- 展示脚本编程能力，用实例说明如何提升设计效率
- 列出独立处理复杂模块或顶层任务的成功案例
- 深入学习3nm设计方法学，关注EDA工具的最新更新
- 加强DFT和低功耗设计知识，拓宽技能广度
面试指南
- 用STAR法则描述项目：背景、任务、行动、结果，重点突出技术难点和量化成果
- 对于流程问题，先阐述标准方法，再结合个人经验说明创新点或优化策略
- 请分享一个你最成功的5nm流片项目，遇到了哪些时序收敛问题？如何解决？
- 描述全芯片STA流程中，你是如何处理约束冲突和跨时钟域问题的？
- 在物理设计中，你如何优化floorplan以改善时序和功耗？
- 你使用Perl/Tcl做过哪些自动化脚本？举例说明
- 如果现在需要你负责一个3nm设计，你会如何规划前期工作？
- 复习数字电路设计基础、VLSI设计流程、时序分析原理
职位点评
薪资福利
该职位薪资水平在行业中偏高，博通作为大厂福利完善，但JD未明确列出具体福利，整体补偿性较好。
成长发展
工作内容涉及最先进的5nm/3nm工艺，技术前沿，技能成长空间极大，但JD未提及明确的晋升通道。
工作生活
仅现场办公，地点在张江高科技园区，通勤可能不便，JD未提及WLB相关福利，工作强度可能较大。
使命价值
半导体行业稳定成熟，芯片设计对社会技术进步有正向意义，但岗位本身使命信号不强烈。
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