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硬件开发-AI核设计方向(北京/上海/深圳)
硬件开发-AI核设计方向(北京/上海/深圳)
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公芯片设计
芯片设计
Asic/Fpga
Eda工具
Ppa优化
微架构设计
时序分析
值不值得投
81综合评分
综合评分 81
核心AI芯片研发岗，技术壁垒高、成长空间大，薪资优厚但项目压力可能较大。
从薪资福利、成长发展、工作生活和使命价值四个维度综合评估，方便横向比较。
薪资怎么样
5万
比芯片设计中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 2010 个在招 · 其中芯片设计 2 个
市场机会
选择面较广
上海 · 芯片设计 · 约 430 个在招
职位详情
关于这个职位
该职位主要负责AI核的微架构设计、RTL实现及PPA优化，并协同团队完成系统集成、性能改进及验证调试
适合具备扎实数字电路基础与硬件描述语言能力的芯片设计人才
最低要求
微电子、集成电路、电子工程、计算机、通信专业硕士及以上学历
熟悉数字电路设计原理和集成电路设计流程，了解ASIC/FPGA设计流程，包括逻辑综合、布局布线、时序分析和验证等
良好的编程能力，熟练掌握至少一种硬件描述语言（如Verilog或VHDL）,熟悉C/C++、Python或其他编程语言
熟悉EDA工具（如Cadence、Synopsys或Mentor Graphics等）的使用
熟悉数字电路设计技术，如处理器架构、存储器、总线接口等
工作职责
负责AI核的微架构设计、RTL实现、时序分析优化以及模块的PPA优化
支撑AI核的的系统集成，以及文档编写
与性能分析团队一起进行AI核性能改进
与设计验证团队一起制定验证测试计划，覆盖率分析，芯片仿真以及调试
AI 洞察
优缺点分析
优点
- 参与核心AI芯片研发，技术壁垒高，行业前景广阔
- 依托大平台资源，能接触前沿的AI算力硬件技术
- AI核设计对PPA和时序要求极高，技术难度大，需持续跟进前沿架构
- 适合微电子或集成电路相关专业背景，对AI底层算力硬件有浓厚兴趣，且具备扎实数字电路设计功底的求职者
缺点 / 挑战
- 跨团队协同（验证、性能分析）较多，沟通与调试成本较高
角色解读
- 从模块级设计工程师成长为AI核微架构专家或芯片设计技术负责人
- 未来可向AI芯片系统级架构师或技术管理方向发展
- 负责AI芯片核心模块的微架构设计与RTL代码实现
- 协同验证与性能团队完成芯片仿真、调试及PPA（功耗、性能、面积）优化
- 精通Verilog/VHDL等硬件描述语言及数字电路设计原理
- 熟练使用Cadence/Synopsys等EDA工具，了解ASIC/FPGA全流程
申请策略
- 了解腾讯在AI算力芯片方面的业务布局，面试时展现对AI硬件发展趋势的独立思考
- 突出在微架构设计、RTL实现及PPA优化方面的具体项目经验
- 强调对处理器架构、总线接口及EDA工具的熟练掌握程度
- 深入学习AI加速器架构（如NPU/TPU）及先进工艺节点下的时序收敛技巧
- 提升Python/C++在芯片验证或性能分析脚本中的应用能力
面试指南
- 采用STAR法则，重点突出在复杂设计中的难点分析、解决方案（如具体的时序优化手段）以及最终取得的PPA收益
- 强调跨团队协作中的沟通与问题定位能力
- 请详细描述你参与过的最复杂的微架构设计及RTL实现项目，遇到了哪些PPA挑战？
- 在时序分析和优化方面，你通常采用哪些策略来解决Setup/Hold违例？
- 如何与验证团队配合制定测试计划并提高覆盖率？
- 谈谈你对当前主流AI加速器架构的理解及优化思路
- 复习数字电路基础、计算机体系结构及AI芯片相关论文或专利
- 准备过往项目中的RTL代码片段或架构图，以便在面试中深入探讨技术细节
职位点评
薪资福利85
成长发展90
工作生活60
使命价值85
薪资福利
85较高
该岗位属于核心硬件研发方向，薪资具备较强市场竞争力，福利体系完善。
薪资信号未披露（AI估算：3.5千–6.5万/月）
成长发展
90较高
核心AI芯片研发方向，技术壁垒高，能接触前沿算力硬件技术，个人技术成长空间巨大。
技术前沿前沿/新兴技术
技术栈AI核、微架构设计、RTL、ASIC/FPGA、PPA优化、Verilog、EDA
业务类型ambiguous
工作生活
60中等
芯片研发通常项目周期紧，流片节点压力大，WLB情况视具体项目阶段而定，JD未明确说明。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
85较高
AI算力芯片是当前科技竞争的核心领域，参与底层硬件研发具有较高的行业使命感与技术成就感。
行业发展高速增长赛道
社会影响正向社会影响力较高
创新程度积极采用新技术
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