楷登电子
Design Engineer
Design Engineer
发布于 大约 16 小时前普通员工/个人贡献者
上海市
中级经验
全职员工
仅现场办公
本科
硬件工程
Drc/Lvs
Emir
Esd
Finfet
Pegasus
Serdes
混合信号
版图设计
Virtuoso Xl
AI 估算 · 15k–25k
Cadence为大型上市EDA公司，上海硬件设计岗位2+年经验，市场薪资范围15-25K/月，14薪，含股票期权更优。
职位详情
关于这个职位
作为自定义版图设计工程师，你将负责先进工艺节点下的模拟/混合信号版图设计，包括Floorplan、匹配、布线等，与模拟电路团队紧密协作，确保高性能PHY（如SerDes、USB、DDR）的版图质量和效率
这是一个深入硬件细节、需要扎实的EDA工具和工艺知识的技术岗位
最低要求
BSEE学历，2年以上先进工艺节点模拟/自定义版图经验
熟练使用版图编辑/验证工具，如Virtuoso XL、Pegasus/Calibre DRC/LVS等
熟练使用EMIR工具，如Voltus-FI
有DRC/LVS/ERC分析和EMIR分析的实际经验，并能推荐解决方案
对IC设计技术和工艺/方法有基本理解
具备良好的团队合作和自我驱动力
良好的英语沟通能力
工作职责
负责自定义版图的Floorplan、匹配指南、电阻/电容放置、减少耦合和噪声、敏感信号布线、混合信号布线等
负责自定义版图顶层层次结构的块/电源规划
负责高速混合信号PHY，如SerDes、USB、DDR等
负责与模拟电路设计团队合作，确保模拟版图设计的高效率和质量
优先资格
PERC运行经验
FinFET版图经验
ESD/闩锁效应经验
与数字P&R团队合作经验
AI 洞察
优缺点分析
优点
- Cadence是全球EDA巨头，技术平台先进，能接触到最前沿的工艺节点（如FinFET）和高端IP
- 版图设计是芯片设计的核心环节，积累的经验具有高度专业性，市场需求稳定
- 与外企团队合作，提升英语和跨文化交流能力，职业发展空间大
- 需持续学习新的工艺规则和EDA工具版本，技术迭代快
- 适合对芯片物理实现有浓厚兴趣、注重细节、有良好空间想象力的技术型求职者，尤其适合希望在半导体行业深耕的硬件工程师
缺点 / 挑战
- 版图设计工作较为细致且重复，需要耐心和高度专注，长时间盯着屏幕可能疲劳
- 先进工艺节点对版图要求极高，DRC/LVS和EMIR收敛可能耗时较长，项目压力存在
角色解读
- 从版图设计工程师向资深版图专家或项目负责人发展，主导复杂芯片的版图实现
- 横向拓展至数字后端设计或模拟电路设计，成为全栈芯片设计人才
- 在Cadence公司内，可转向EDA工具技术支持或产品开发岗位
- 使用Virtuoso XL等工具进行自定义版图的布局规划、匹配设计、电阻电容放置和敏感信号布线
- 负责高速混合信号PHY（如SerDes、USB、DDR）的版图设计，确保信号完整性和低噪声
- 与模拟电路设计团队紧密配合，根据电路要求优化版图，并通过DRC/LVS/EMIR等验证
- 熟练使用版图设计工具Virtuoso XL和验证工具Calibre/Pegasus，掌握DRC/LVS流程
- 具备EMIR分析能力，熟悉Voltus-FI等工具，了解先进工艺节点（如FinFET）的版图挑战
- 理解模拟/混合信号电路基础，有ESD、Latch-up等知识更佳
- 良好的团队合作和英语沟通能力，能与全球团队协作
申请策略
- Cadence看重学习能力和团队合作，面试中多举实际协作案例
- 了解Cadence公司的产品线（如Virtuoso、Allegro），展现对公司的热情
- 突出版图设计经验：列举具体项目（如SerDes、DDR版图），强调使用的工具和工艺节点
- 展示验证能力：列出DRC/LVS、EMIR分析等成果，如解决过的复杂DRC违例
- 强调加分项：如有FinFET、ESD或PERC经验，务必单独列出
- 提前自学FinFET工艺版图设计最佳实践和常见问题
- 强化EMIR分析工具（Voltus-FI）的使用，可通过在线教程或培训
- 提升英语技术文档阅读和口语交流能力，准备英文面试
面试指南
- 使用STAR法则（情境、任务、行动、结果）回答项目经验类问题
- 对于技术原理问题，先解释基本概念，再结合实际经验举例
- 对于协作问题，强调倾听、数据驱动和迭代优化
- 请描述一次你处理DRC违例的复杂案例，你是如何解决的？
- 在混合信号版图中，如何减少数字噪声对模拟电路的影响？
- 你如何理解FinFET工艺与平面工艺在版图设计上的差异？
- 请说明EMIR分析的基本流程和常见问题
- 如何与模拟电路设计师有效沟通版图优化建议？
职位点评
66
综合评分
Cadence上海版图设计岗，前沿FinFET工艺，技术成长空间大，但现场办公且WLB不确定。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
适合追求技术深度和前沿工艺、愿意在芯片领域长期发展的技术型求职者，对工作生活平衡要求不高。
表现最好
成长发展
相对薄弱
工作生活
薪资福利70
成长发展80
工作生活40
使命价值70
薪资福利
70中等
该职位薪资在行业中属中等偏上，Cadence提供稳定的外企福利（如补充医疗、年假），但JD未明确薪资范围，需面试确认。
薪资信号未披露（AI估算：15K-25K/月）
成长发展
80较高
处于先进工艺节点（FinFET），使用主流EDA工具，技术前沿性强；但JD未提及内部培训或晋升通道，成长路径需自行探索。
技术前沿前沿/新兴技术
技术栈FinFET、SerDes、DDR、USB、EMIR、Virtuoso XL、Calibre、Pegasus
业务类型ambiguous
工作生活
40较低
JD未提及远程或弹性办公，上海办公且为芯片设计公司，通常为现场办公，工作强度可能较大。
工作模式仅现场办公
办公地点市区核心地段
加班情况未提及（无法判断）
使命价值
70中等
半导体行业是科技基石，EDA行业稳定增长，Cadence的产品对全球芯片设计有重要影响，但该职位偏执行层面，直接社会价值感一般。
行业发展稳定成熟行业
社会影响中性/一般
创新程度积极采用新技术
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