芯源系统
Senior Digital Verification Engineer
Senior Digital Verification Engineer
发布于 大约 4 小时前普通员工/个人贡献者
成都市
高级经验
全职员工
仅现场办公
硕士
硬件工程
Asic Verification
Digital Design
Spi
Systemverilog
Tcl
Uvm
AI 估算 · 20k–35k
成都Senior验证工程师，半导体行业稀缺技能，5年以上经验，薪资具有竞争力。
职位详情
关于这个职位
该职位负责数字与混合信号IC的验证工作，使用SystemVerilog和UVM搭建验证环境，编写测试用例并进行调试
你将与数字和模拟设计团队紧密合作，确保芯片功能正确，覆盖率达到项目要求
适合有5年以上ASIC验证经验、熟悉行业标准工具流程的工程师
最低要求
MS in Electrical Engineering with 5+ years of experience in verification of digital/ Mixed-signal ASIC design.
Has the ability to follow instructions/tasks according to design specifications/procedures.
Strong knowledge of ASIC development process and digital design techniques.
Strong knowledge of standard DV languages (SystemVerilog, UVM) and in behavioral/RTL coding.
Executing tasks that hit project milestone.
工作职责
Generation of test plans based on design requirements and product datasheets of digital/ mixed- signal IC’s.
Close interaction Digital designers and Analog Designers to develop System Level and Behavioral Models.
Create Digital Verification environments with UVM and SystemVerilog.
Write Digital and Mixed-Signal testcases and assertions/checkers.
Analyze and debug test results, code coverage and functional coverage.
Document and support detailed test plans and reviews.
Develop Verification IPs and standard tests, environments, checkers, etc.
Automation and scripting.
Gate-Level verification.
Knowledge & Use of industry standard ASIC tools/flow for daily work: Digital Simulators, Coverage analysis tools, and formal verification tools.
Good written/verbal communication skills and strong team work/collaboration.
优先资格
Knowledge of power management industry/applications
I2C, I3C, SPI, USB, PMBUS, OTP/MTP, Buck/Boost
Scripting and automation languages like TCL, Python
AI 洞察
优缺点分析
优点
- 公司是半导体行业增长最快的企业之一，技术领先，产品应用广泛
- 职位涉及前沿数字验证技术（UVM、SystemVerilog），技能积累价值高
- 成都工作地点生活成本相对一线城市较低，工作生活平衡较好
- 团队协作氛围浓厚，有机会参与从概念到产品的完整验证流程
- 对验证经验要求高（5年以上），需要快速掌握复杂的混合信号验证环境
- 技术栈较深，需持续学习新工具和协议（如I3C、PMBUS等）
- 适合有5年以上数字验证经验、热爱技术钻研、希望在半导体行业深耕的工程师
缺点 / 挑战
- 项目进度压力可能较大，需要按时完成milestone并保证验证质量
角色解读
- 从Staff工程师晋升为Senior Staff或Principal Engineer，成为验证领域技术专家
- 向验证架构师方向发展，负责整个芯片或系统的验证策略规划
- 横向拓展至模拟验证或系统级验证，成为全流程验证专家
- 根据设计需求和产品规格书生成数字/混合信号IC的测试计划
- 使用UVM和SystemVerilog搭建验证环境，编写测试用例和断言
- 与数字/模拟设计工程师协作开发系统级和行为级模型
- 分析调试测试结果，收集代码覆盖率和功能覆盖率，确保验证完备性
- 精通SystemVerilog和UVM验证方法学，具备丰富的ASIC验证经验
- 熟悉ASIC开发流程和数字设计技术，能独立完成模块级或系统级验证
- 具备脚本编程能力（TCL、Python等），了解电源管理协议（I2C、SPI等）者优先
- 良好的沟通协作能力，能与跨团队工程师有效配合
申请策略
- 提前了解MPS的核心产品线（电源管理IC、电机驱动等），在面试中展示对公司技术的兴趣
- 准备一个完整的验证项目案例，清晰阐述从计划到签收的流程
- 突出5年以上ASIC验证经验，特别是使用UVM和SystemVerilog的项目经历
- 详细描述独立完成的测试计划、验证环境搭建和覆盖率分析案例
- 强调混合信号验证经验（如有）以及脚本自动化能力（TCL/Python）
- 提及熟悉的协议（I2C、SPI等）和电源管理相关知识，增加匹配度
- 如果对UVM/SystemVerilog不够熟练，建议通过在线课程或项目强化
- 学习功率管理基础知识（Buck/Boost转换器、PMBUS协议），提升行业认知
面试指南
- 针对技术问题：先阐述背景和任务，再说明具体方法和工具，最后总结成果和教训
- 针对覆盖率问题：强调从测试计划设计开始，逐步分析覆盖率缺口并补充定向测试
- 针对调试问题：按照“现象 - 假设 - 验证 - 根因 - 解决”的逻辑展开
- 请描述一次你使用UVM搭建验证环境的经历，遇到了哪些挑战？
- 如何确保数字/混合信号验证的覆盖率满足要求？
- 解释SystemVerilog中的断言（assertions）和随机化约束的使用
- 你如何处理功能覆盖率和代码覆盖率之间的差距？
- 描述一个你调试的复杂bug，最终如何定位和解决？
职位点评
75
综合评分
技术前沿的Senior验证岗，成长空间大，薪资可观，但WLB未明确。
从薪资福利、成长空间、工作节奏和岗位方向综合评估，方便横向比较。
更适合这类人
适合追求技术成长和职业发展的验证工程师，对薪资和工作生活平衡有一定要求但非首要。
表现最好
成长发展
相对薄弱
使命价值
薪资福利75
成长发展85
工作生活70
使命价值60
薪资福利
75中等
薪资水平在成都半导体行业具有竞争力，但JD未明确薪资范围，福利未提及，稳定性中等。
薪资信号未披露（AI估算：20K-35K/月）
成长发展
85较高
技术栈前沿（UVM/SystemVerilog），涉及电源管理等热门领域，成长空间大，但JD未明确晋升通道。
技术前沿前沿/新兴技术
技术栈SystemVerilog、UVM、ASIC、Mixed-Signal、Power Management
业务类型ambiguous
工作生活
70中等
工作地点在成都，生活成本较低，但JD未提及弹性工作或远程办公，可能需要现场办公。
工作模式未明确
办公地点科技园/产业园
加班情况未提及（无法判断）
使命价值
60中等
半导体行业属于成熟稳定赛道，公司产品有实际应用价值，但JD未明确社会使命。
行业发展稳定成熟行业
社会影响中性/一般
创新程度积极采用新技术
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