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信号完整性工程师-SIPI Engineer(J21560)
信号完整性工程师-SIPI Engineer(J21560)
发布于 2 小时前普通员工/个人贡献者
全职员工仅现场办公硬件工程师
硬件工程师
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Ddr
Hfss
Pcb设计
Sipi
传输线理论
信号完整性
电源完整性
值不值得投
薪资怎么样
4.0万
比硬件工程师中位数高
发布情况
新岗位 · 今天发布
公司情况
这家公司招聘很活跃
约 1940 个在招 · 其中硬件工程师 18 个
市场机会
选择适中
合肥 · 硬件工程师 · 33 个在招
职位详情
关于这个职位
该岗位负责存储芯片相关的高速数字接口与电源完整性的仿真、建模与实测验证
你需要与芯片IO、Package、PCB设计团队协同，使用 Hspice、ADS、HFSS、Sigrity 等工具完成 SI/PI 仿真与电路模型提取
同时搭建并持续迭代仿真测试平台，输出 PCB 走线规则与设计指导，支撑产品各阶段的开发评估
最低要求
教育背景与专业知识：本科及以上学历，电磁场与微波技术、电子工程、通信工程等相关专业毕业，本科7年以上或硕士5年以上相关工作经验，具有DDR3/DDR4/LPDDR4等内存接口信号完整性工作经验者优先
行业与专业经验：5年以上信号完整性、电源完整性相关工作经验，熟悉芯片On-die SI/PI仿真者优先
专业技能与资格：能使用Hspice、ADS、HFSS、Sigrity等信号完整性相关软件完成仿真分析，熟悉Package、PCB设计流程
专业技能与资格：能使用示波器、网络分析仪等仪器完成测试，具备通过测试定位问题的能力
专业技能与资格：具有扎实的数字和模拟电路基础，熟悉传输线理论及各类高速接口通信协议，熟悉POWER PC、X86、嵌入式计算机等硬件电路原理
其他要求：英文四级及以上，能阅读英文版产品手册，具备良好的学习与协作能力
工作职责
协同设计与仿真优化：与芯片IO设计、Package设计、PCB设计等团队协作，完成电源及高速数字接口的仿真、分析与优化
仿真测试平台搭建：针对电源完整性与信号完整性搭建仿真测试平台，支持产品开发各阶段评估
电路模型抽取：使用各类EDA工具抽取Package、PCB的电路模型，确保仿真精度与效率
实测验证与平台迭代：对仿真电路进行实际测试，根据实测结果完善和优化仿真平台，提升仿真可信度
接口标准研究与规则沉淀：跟踪研究常见高速总线接口，完成仿真建模，输出PCB走线规则与设计指导
优先资格
具有DDR3/DDR4/LPDDR4等内存接口信号完整性工作经验者优先
熟悉芯片On-die SI/PI仿真者优先
AI 洞察
优缺点分析
优点
- 岗位覆盖芯片-封装-板级全链路仿真与实测闭环，技术视野完整，不是只做单一环节的执行
- 公司为国内存储领域的主要企业之一，平台稳定、产线持续扩产，项目量充足
- 岗位要求5年以上专职SI/PI经验，对工具链和实测能力都有硬性门槛，入门与转型难度较大
- 仿真与实测校核往往需要反复迭代，还需要与多个设计团队对齐，问题定位周期长、沟通成本高
- 工作地点涉及合肥与上海，需提前确认常驻地以及可能的出差安排
- 适合已有扎实电磁场、传输线理论基础，做过高速接口SI/PI仿真与实测，并希望在存储芯片方向长期深耕的硬件工程师
缺点 / 挑战
- 存储芯片是资本与技术双密集的核心赛道，SI/PI属于其中门槛较高、替代性较低的专业方向，经验积累的价值随时间上升
角色解读
- 先成为高速接口SI/PI仿真与实测闭环上的独立负责人，再向DDR5/LPDDR5、SerDes等更高速率接口或On-die SI/PI方向纵深发展
- 积累足够项目经验后，可以走技术专家路线（资深SI/PI、封装-板级协同架构），或者转向系统级硬件架构、封装设计等技术管理方向
- 负责存储芯片在Package、PCB层面的信号完整性与电源完整性仿真，与芯片IO、封装、板级设计团队一起把高速接口调通
- 使用Hspice、ADS、HFSS、Sigrity等工具抽取电路模型、搭建仿真平台，并用示波器、网络分析仪做实测校核
- 持续沉淀DDR、LPDDR等高速总线接口的建模方法与PCB走线设计规则，支撑产品各阶段评估
- 扎实的传输线理论与数字/模拟电路基础，理解反射、串扰、阻抗、PDN等SI/PI核心概念
- 熟练使用至少一种主流SI/PI仿真工具（HFSS、Sigrity、ADS、Hspice），并熟悉Package与PCB设计流程
- 能独立操作示波器、网络分析仪等仪器，通过实测定位并解释仿真与实测之间的偏差
- 熟悉DDR3/DDR4/LPDDR4等内存接口协议以及X86、PowerPC、嵌入式硬件原理，能阅读英文器件手册
申请策略
- 投递前先确认岗位实际常驻地是合肥经开区还是上海研发中心，以及两地协同的工作方式
- 面试时可主动询问团队在研的接口速率节点与仿真平台现状，展现你对该岗位痛点的理解
- 突出你负责过的具体高速接口项目，如DDR3/DDR4/LPDDR4、PCIe、SerDes，写清速率、通道数量和仿真与实测的吻合情况
- 量化呈现你搭建或优化的仿真平台、抽取的Package、PCB模型，以及由此输出的走线规则和设计规范
- 列出熟练使用的EDA工具（HFSS、Sigrity、ADS、Hspice）和仪器（示波器、网络分析仪、TDR），并注明使用深度
- 如有On-die SI/PI仿真或跨芯片IO、封装、板级协同的经验，务必单独成段强调
- 补强PDN阻抗分析与去耦设计、S参数与IBIS/IBIS-AMI模型的使用，能覆盖JD对电源完整性与高速接口建模的要求
- 系统复习DDR/LPDDR接口时序与协议细节，并了解DDR5/LPDDR5的新特性，提升与内存接口岗位的匹配度
面试指南
- 技术类问题建议按“背景与目标—方案与取舍—结果与验证—复盘与沉淀”四步回答，重点是给出具体数字和验证方式，而不是只描述流程
- 遇到跨团队协作类问题，用“先用数据说话统一判断依据，再明确责任边界与时间节点，最后形成书面规则”的思路展开
- 对于开放性的标准研究类问题，展示你从规范解读到建模验证再到规则落地的完整闭环能力
- 请讲一个你主导的DDR或LPDDR接口SI仿真项目，仿真与实测的偏差有多大，你是如何定位和收敛的？
- 在PDN设计中，你如何确定目标阻抗并选择去耦电容方案？
- 使用HFSS或Sigrity抽取Package/PCB模型时，你在哪些环节控制精度与效率的平衡？
- 当芯片IO、封装、PCB团队对某个设计优化方案有分歧时，你如何推动达成一致？
- 你如何跟踪DDR5/LPDDR5等新接口标准并把它转化为可执行的PCB走线规则？
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